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  • 一点点认识芯片设计,轻松搞定多路正弦波信号发生器芯片设计

    一点点认识芯片设计,轻松搞定多路正弦波信号发生器芯片设计

    芯片设计的重要性不言而喻,缺少芯片设计,芯片行业的发展必将受到阻碍。小编在往期文章中,曾对芯片设计的过程、芯片设计的理论知识以及芯片设计实例做过讲解。为提升大家对芯片设计的进一步理解,本文将介绍如何基于FPGA设计多路正弦波信号发生器芯片。如果你对本文即将讨论的内容存在兴趣,不妨继续往下阅读哦。 目前,正弦波信号发生器技术正逐渐成熟,各种直接数字频率合成器(DDS)集成电路如AD9850等已得到广泛应用;FPGA方面也已经有相关的DDS设计。但DDS专用芯片还很少见。本文介绍了一种工作频率为25 MHz、可进行异步串行通信、频率相位可调的3路正弦波信号发生器专用芯片的设计方法。 本设计采用OR1200处理器作为主控制器,通过Wishbone总线将3个DDS模块、UART控制器模块、片内RAM模块连接到系统中,构建出一个硬件平台;然后对OR1200进行软件编程,使UART控制器接收专用芯片外部异步串口传送的数据,将这些数据进行处理后传送到DDS模块相应寄存器,从而产生特定频率相位的正弦波信号;最后将程序固化到片内RAM中,在FPGA上实现多路正弦波信号发生器专用芯片的设计。 一、理论分析 直接数字频率合成技术是20世纪60年代末出现的第三代频率合成技术。该技术从相位概念出发,以Nyquist时域采样定理为基础,在时域中进行频率合成。DDS频率转换速度快、频率分辨率高,并在频率转换时可保持相位的连续,因而易于实现多种调制功能。DDS是全数字化技术,其幅度、相位、频率均可实现程控,并可通过更换波形数据灵活实现任意波形。本设计实现频率相位可控的正弦波输出。所用DDS IP软核原理框图如图1所示(未给出时钟和复位信号)。 图1中,ftw_i为频率控制字,phase_i为相位控制字,ampl_o为正弦波信号幅度输出,phase_o为正弦波信号相位输出。本设计中频率控制字的位宽为32位,选用的ROM波形数据为10×10结构,因此相位控制字的位宽为10位,正弦波幅度输出位宽也为10位。 图1中第1个加法器和第1个单位延时电路构成相位累加器。它在时钟的控制下以步长ftw_i做累加,输出的N位二进制码与M位相位控制字phase_i相加作为波形ROM的地址。由于在ROM中存取的是1/4周期的正弦波形数据,因此,根据正弦波不同的象限,由相位控制字的2个最高有效位(MSB)来控制是否对波形ROM地址进行移位或者对幅度输出进行反相,最终输出10位的正弦波数字信号。 频率相位值从UART串口输入,OR1200处理器根据式(1)和式(2)对数据进行处理得出频率相位控制字,赋给相应DDS模块的频率相位寄存器,从而输出特定频率相位的正弦波信号。 二、专用芯片硬件设计 2.1 专用芯片总体结构设计 正弦波信号发生器专用芯片的结构框图如图2所示。Wishbone总线是整个硬件平台的系统总线,OR1200处理器的数据BIU(Bus Interface Unit)和指令BIU作为Wishbone总线的主设备,UART控制器、3个DDS模块以及FPGA片上RAM作为Wishbone总线的从设备,它们通过Wishbone总线连接到系统中。OR1200是整个硬件平台的主控制器,控制该专用芯片配置数据的读入与转换。UART控制器模块主要实现该专用芯片与外部异步串口的通信,负责读入配置数据。3个DDS模块是产生正弦波信号的核心模块,根据频率控制字和相位控制字产生特定频率相位的正弦波信号。FPGA片上RAM作为该专用芯片的片内RAM,系统软件要固化在RAM中。OR1200处理器、Wishbone总线、UART控制器模块及片内RAM模块的时钟直接连到外部时钟源上,3个DDS模块的时钟由外部时钟源通过PLL倍频得到。本专用芯片为低电平复位。 2.2 OR1200处理器 OpenRISC1200处理器(简称OR1200)是Opencores组织发布维护的基于GPL并属于OpenRISC1000序列的一款RISC处理器。OR1200是32位RISC,它具有哈佛结构、5级整数流水线,支持虚拟内存(MMU),带有基本的DSP功能,并且外部数据和地址总线接口符合Wishbone标准。 OR1200通用框架由CPU/DSP核心、直接映射的数据Cache、直接映射的指令Cache、基于DTLB的Hash表的数据MMU和指令MMU、电源管理单元及接口、Tick定时器,调试单元及开发接口、中断控制器和中断接口、指令及数据Wishbone主机接口组成。 2.3 片内RAM设计 片内RAM由Altera公司的EDA工具QuartusII中MegaWizard Plug-In Manager…生成。它为单端口RAM,数据总线32位,大小为8 KB。编写的固化软件程序编译链接后转换为hex格式,在RAM初始化时固化到其中。由QuartusII生成的片内RAM模块不具有Wishbone接口,本设计为其添加了1个Wishbone总线接口。 2.4 DDS模块 DDS模块也是Opencores上的开源IP软核,没有标准的Wishbone接口模块,本设计为DDS模块添加了1个Wishbone总线接口。该DDS模块主要有两类配置数据:频率控制字和相位控制字。给DDS模块加入2个硬件寄存器DDS_FTW和DDS_PHASE,利用这2个寄存器来控制连接到Wishbone总线接口上的输出数据是频率控制字还是相位控制字。 2.5 UART控制器模块 UART控制器模块是Opencores上符合工业标准16550A的开源IP核。该IP核的设计采用Wishbone总线接口规范,支持可选择的32位数据模式和8位数据模式;使用FIFO操作实现,寄存器及所实现的具体功能符合NS16550A标准[4]。在本设计中,UART控制器的波特率默认值为9 600 b/s,UART控制器模块用于与专用芯片外部UART串口通信,通过URXD引脚接收外部串口数据,通过UTXD向外部串口发送数据。 2.6 Wishbone总线主从设备分配 Wishbone总线仲裁采用Opencores上开源软核wb_conmax,为8×16结构,即在该Wishbone总线模块中可以使用8个主设备和16个从设备。本系统中,OR1200的指令和数据单元为Wishbone总线的主设备;片内RAM模块、URAT控制器模块以及3个DDS模块为Wishbone总线的从设备。 根据各子模块在Wishbone总线上的位置和wb_conmax的逻辑实现,相应从设备的地址分配如下: 片内RAM : 0x00000000 DDS1 : 0x10000000 DDS2 : 0x20000000 DDS3 : 0x30000000 UART : 0x90000000 2.7 顶层模块设计 本系统顶层模块例化各子模块,采用Wishbone总线接口技术将各个子模块集成在一起,为每个子模块分配时钟和复位信号,实现硬件平台的总体设计。设计中所用FPGA开发板的时钟为50 MHz,OR1200处理器时钟为25 MHz,Wishbone总线时钟为25 MHz,3个DDS模块时钟为100 MHz。其他模块的时钟都为25 MHz,设计中所用时钟都是通过FPGA芯片中的PLL分频及倍频实现的。正弦波专用芯片的时钟设为各模块时钟的最小值(25 MHz),3个DDS模块的100 MHz时钟通过PLL倍频实现。各模块的复位信号由顶层模块统一分配。 三、专用芯片固化程序设计 正弦波信号发生器专用芯片的固化程序主要包括UART控制器初始化程序和串口数据处理程序两部分:UART控制器初始化程序初始化UART控制器中的各个寄存器,使该控制器能够正常工作。串口数据处理程序采用查询方式接收串口数据,将接收到的数据赋给相应寄存器变量,根据式(1)和式(2)进行计算,得到3路DDS模块的频率控制字和相位控制字,其固化程序流程图如图3所示。固化程序首先初始化OR1200处理器的各个寄存器,然后对UART控制器进行初始化,最后循环处理串口数据。 3.1 UART控制器初始化程序 UART控制器中的寄存器都是8位或16位,通过对UART控制器的寄存器赋值来初始化UART控制器。上电复位后UART控制器的初始化工作包括: (1)清空接收和发送FIFO。 (2)清零接收和发送移位寄存器。 (3)关闭中断。 (4)设置Line控制寄存器为8个数据位、1个停止位、无奇偶校验的通信模式。 (5)读取Line控制寄存器的值,将其最高位置1,允许Divisor锁存器存取;通过设置Divisor锁存器的值设置波特率为9 600 b/s;将LCR赋回原值。 3.2 串口数据处理程序 正弦波信号发生器专用芯片从外部串口接收到的数据分为3类:相位、频率选择信号,相位或频率值,3路正弦波选择信号。固化程序定义了1个32位的数据寄存器变量和1个8位状态寄存器变量。串口数据处理程序采用查询方式接收串口数据,接收到的前4个数据进行相应转换后赋给数据寄存器变量,第5个数据放入状态寄存器变量中,作为相位信号、频率选择信号和3路正弦波选择信号。若为相位信号,则将数据寄存器变量中的数据与0x3ff相“与”,然后根据式(2)得到相位控制字;若为频率信号,则根据式(1)得到频率控制字。最后根据这个信号将数据寄存器变量中的值送入相应的DDS模块硬件寄存器中(DDS_FTW和DDS_PHASE)。 在FPGA上实现了一个多路正弦波信号发生器专用芯片的设计。本设计在友晶公司的DE2-70开发板上进行了验证,使用开发板上3路10位视频数字信号转模拟信号的控制芯片ADV7123作为D/A转换芯片,最后得到3路频率相位可调的正弦波信号。该正弦波信号发生器专用芯片通过串口控制,而未来的设计中可以扩展数字按键控制或者触摸屏控制,不使用外部主控MCU也可以产生特定频率相位的正弦波信号。 以上便是此次小编带来的“芯片设计”相关内容,希望大家对本文介绍的知识具备一定的了解。如果你喜欢本文,不妨持续关注我们网站哦,小编将于后期带来更多精彩内容。最后,十分感谢大家的阅读,have a nice day!

    时间:2020-05-26 关键词: FPGA 芯片设计 指数

  • 如何进行芯片设计?手把手教你DDS芯片设计

    如何进行芯片设计?手把手教你DDS芯片设计

    芯片设计在芯片行业具有重要地位,对于芯片设计,大家或多或少有所耳闻。为增进大家对芯片设计的了解,本文将介绍基于模型的DDS芯片设计以及它的实现。如果你对芯片设计过程存在兴趣,不妨继续往下阅读哦。 一、引言 1971 年,美国学者J.TIerncy.C.M.Rader 和B. Gold 应用全数字技术,从相位概念出发给出了直接合成波形的一种新的频率合成原理, 这就是DDS ( Direct DIGITAL Synthesizer),直接数字合成技术。近几年超高速数字电路的发展尤其是大规模超高速FPGA 技术日渐成熟,以及对DDS 的深入研究,使得DDS 的最高工作频率以及噪声性能已接近并达 到与锁相频率合成器相当的水平。与其它频率合成方法相比,DDS 具有频率转换时间短、 频率分辨率高、输出相位连续、可编程、全数字化、易于集成等突出优点。本文提出的方法 基于Xilinx 公司和它的合作者联合提出的XtremeDSP 解决方案,从系统结构设计直接映射到基于FPGA 的DSP 系统硬件实现。在这种基于模型的设计技术中,利用Simulink 的图形化界面由系统的技术条件建立系统的数学模型,通过算法对模型进行仿真优化,再转化成IP 核实现。System generator 同Simulink 模型工具结合,可以将算法参数化、最优化,并可 自动从行为级的系统模型转换到FPGA 实现,不需手工重设,从而避免了繁琐的编程工作,大大节省了开发时间并降低了出错的概率。 二、DDS 的基本原理 三、在MATLAB 中建立的DDS 模型并在ISE 中实现 3.1 建立DDS 模型 Simulink 是一个可用于多领域动态系统仿真的平台,为动态系统提供建模和分析的方法,提供交互的图形化方框图环境带有为信号处理、通信和控制等可定制的模块集。System Generator 就是Xilinx 公司的一个专有模块集(Blockset),它是Simulink 的一个插件, 包括基本DSP 函数和逻辑算符,其中包含的预先定义好的模块可以保证FPGA 实现时位和周期的正确。用它可以自动生成VHDL 语言、测试向量等文件,还可以自动将特定的设计模块 映射成高度优化的IP 核模型。在本文介绍的设计中,最后生成的工程文件中就自动映射出一个累加器核和一个单口块ROM 核。 根据DDS 控制原理在MATLAB 环境中建立如下的模型(图1):其中在存储正弦数据的RO中设定Depth 为:4096,IniTIal Value Vector 为:2047*sin(pi*(0:4095)/2048)+2047,即让System Generator 在编译过程中自动产生一个存储4096 个正弦数据的ROM。为了配合 使用开发板上的D/A 模块,ROM 中的每个值设置成12 位无符号数。Accumulator 模块用来进 行相位的累加,AddSub 模块将相位偏移量与相位累加值相加,作为ROM2 的地址输入。在仿真前,设置相位控制字为PWord=512,由公式算出移相后的波形应该较基准正弦波偏移 ; 设置频率控制字FWord=4,将仿真时间设置为2048,这样 从理论上我们应该可以看到两个周期的完整波形输出。运行仿真,可以在Scope 中观察到如图2.1 中波形。改变控制字的值,就可以得到不同频率、不同相位的波形(图2.2)。 3.2 在ISE 中实现并仿真 点击System Generator 图标中的generate 按钮,生成可综合的VHDL 代码,并在ISE 中打开。先对代码使用Synthesize-XST 进行综合,通过之后可以观察到系统RTL 级视图。然后创建一个.tbw 文件对综合后的设计进行仿真,能够得到和MATLAB 环境下一样的仿真结果(按照正弦规律变化的离散数值序列)。为了能够在实验板上实现设计,在ISE 环境中建立 顶层文件,将System Generator 产生的文件与PicoBlaze 的控制程序文件结合,再进行对 应的功能仿真,正确后加载约束文件,生成比特流文件。 四、设计的硬件实现 选择在Xilinx 公司的Spartan-3E Starter Kit 开发板上实现整个设计。在该开发板 上,有一片LTC2* D/A 芯片,通过一个SPI 接口与FPGA 管脚相接,能够提供4 路独立的模拟量输出。为了便于对D/A 芯片以及各种控制接口的控制,在实现过程中使用了一个 PicoBlaze 软核。 PicoBlaze 是一个紧凑型、资源占用极少、完全嵌入式的8 位精简指令集 微控制器软核。我们可以在文本编辑环境下根据PicoBlaze 的指令系统编写自己的控制代码,然后保存为.psm 格式的文件,再用Xilinx 的KCPSM3 assembler 对文件进行编译,编译通过后自动生成一个储存用户程序的ROM(VHDL 文件)。将生成的ROM 文件和KCPSM3 软核加载到工程中,并建立上层文件对各输入、输出口及中断进行配置,这样,一个PicoBlaze 软核就设计成功了。在PicoBlaze 的控制程序中采用软件中断方式控制D/A 芯片以20KHZ 的频率对数字量采 样。在每个采样过程中,由PicoBlaze 软核控制向D/A 芯片发送32 位控制字,其中有12 位待转换的数字量、4 位通道选择控制字、4 位模式控制字,其余各位为0。在ISE 中对主时钟进行软件分频,将开发板上原本50MHZ 的时钟降低到100KHZ 之后再接到DDS 产生电路 的输入时钟端口。这样, 在FWord = 4的情况下, DDS 的输出频率输入时钟可以直接接入50MHZ 的晶振,这样,在同样频率控制字的情况下输出频率也会相应提高。这里分频只是为了配合相对低速的D/A 芯片,以使得输出波形每个周期的采样数相对 多一些,以便于用示波器进行观察。 将生成的比特流代码下载到目标板,板上的开关信号作为用户接口控制FWord 的值,控制不同开关的关闭和开启,模拟不同频率控制字的情况,得到不同频率的波形,用示波器观察开发板上J5 连接器的A 通道,得到如图3 的波形:观察波形,与由公式计算出的理论值吻合,证明了本文所介绍的方法的有效性、可行性。在ISE 的设计使用摘要窗口中,我们可以清楚的看到该系统所占用的芯片资源极少,由此可见,如果我们加大ROM 的深度,并且 通过DCM 时钟管理提高主时钟频率的话,能够很容易的实现更高频率、更高精度的DDS 芯片。 以上便是小编此次带来的“芯片设计”相关内容,通过本文,希望大家对DDS芯片的设计与实现具备一定的了解。如果你喜欢本文,不妨持续关注我们网站哦,小编将于后期带来更多精彩内容。最后,十分感谢大家的阅读,have a nice day!

    时间:2020-05-26 关键词: 芯片设计 dds 指数

  • 芯片设计实例篇,教你学会RF收发器芯片设计

    芯片设计实例篇,教你学会RF收发器芯片设计

    芯片设计重中之重,良好的芯片设计能力是一国提升能力的根本。因此,对于芯片设计,我们应当有所了解。往期文章中,小编对芯片设计的全流程进行过讲解。本文中,小编将带来芯片设计实例,教大家如何进行RF收发器芯片设计。如果你对本文即将讨论的问题存在兴趣,不妨继续往下阅读哦。 随着PHS协议的扩展,PHS在系统和业务上也不断推出新的亮点,如无缝切换、机卡分离和QBOX灵通无绳业务,这些新业务的推出将成为PHS未来发展的强大驱动力。 在中国,PHS作为固定市话网的一种补充和延伸,在发展初期以其较低的收费模式,成为固网运营商快速抢占市场的利器。随着PHS协议的扩展,目前PHS终端除了能够实现固定电话的所有功能外,还可以支持包括转移呼叫、多方通话、语音信箱等功能,同时它还具备移动电话的一些功能,例如越区漫游、无线上网、定位和ISDN等多种业务。此外,PHS在系统和业务上也不断推出新的亮点,如无缝切换、机卡分离和QBOX灵通无绳业务,这些新业务的推出势必将成为PHS未来发展的驱动力。 PHS系统所面对的目标市场以中低端客户为主,终端用户对PHS手机的价格敏感程度大大高于GSM及CDMA系统。随着通信市场中GSM、CDMA等各个系统竞争的加剧,以及全新的3G系统一步步邻近,PHS手机的生产成本对于PHS手机厂商和运营商而言更加敏感。 但在PHS手机解决方案方面,恰恰事与愿违。虽然PHS系统投入运营已历经了十年的发展,但由于它在日本市场的失败,提供终端芯片方案的日本厂商已经长期不再对终端方案芯片进行优化和改进设计,这种情况对于射频前端收发器更为突出。现有的收发器芯片由于在系统结构上采用了传统的两次变频收发结构,因此在集成度方面具有明显的技术劣势。这已经成为PHS手机厂商进行新机型开发和降低整机成本的主要障碍。 PHS系统不断进步的同时,系统厂商对射频收发机的指标也提出更为严苛的要求,许多指标远高于协议规定。例如在QBOX应用中,母机与子机之间的距离可能非常近,这导致输入信号功率很大,因此要求接收机有较高的线性度,保证各级电路不发生非线性失真。另外,由于PHS手机输入信号动态范围较大,必须使用AGC电路,以使基带接口处的信号基本保持恒定幅度。为了减小AGC稳定时间,加上传统的PHS基带芯片不直接进行功率检测,AGC环路必须全部集成在接收机端,并向基带提供RSSI。此外,为了满足手机无缝过境切换的要求,PLL要具有极快的锁定时间,这个时间只相当于GSM系统同类指标的1/8。 射频收发芯片(RDA5205)和功放/开关模块(RDA5212)两颗芯片构成了完整的PHS手机射频前端解决方案。其中,收发芯片RDA5205是一颗全集成单芯片PHS收发器,由于采用了先进的近零中频(LOW-IF)接收结构,并将PLL电路包括VCO和环路滤波器等全部集成在片上,因此具有集成度高、外围元件少和易于使用等特点。RDA5212功放/开关模块在系统应用中具有良好的带外抑制功能,天线处及功放输出端都无需传统方案中所必须的射频声表滤波器(SAW)。 整体射频解决方案除了RDA5205、RDA5212外,仅需要一个单端转双端的射频滤波器、一个TCXO、一个LDO以及少量外围阻容元器件。如此高的集成度使RDA PHS射频方案的外围器件数只相当于传统方案的1/5,PCB面积相当于传统方案的1/3~1/4。在降低PHS手机的成本的同时,RDA PHS射频芯片组保证了新版PHS手机无缝切换等新射频指标的要求,使应用该射频芯片组的手机产品具有极高的性价比,大大提升了终端产品的市场竞争力。 以上便是此次小编带来的“芯片设计”相关内容,通过本文,希望大家对RF收发器芯片设计方案具备一定的认知。如果你喜欢本文,不妨持续关注我们网站哦,小编将于后期带来更多精彩内容。最后,十分感谢大家的阅读,have a nice day!

    时间:2020-05-26 关键词: 芯片设计 rf 指数

  • ARM宣布向初创企业免费开放半导体设计知识产权

    ARM宣布向初创企业免费开放半导体设计知识产权

    4月30日消息,据国外媒体报道,芯片设计公司Arm日前宣布,向初创企业免费开放半导体设计知识产权。 ARM 该免费项目名称为“Arm Flexible Access for Startup”,累计融资不到500万美元的初创企业可以利用。 具体免费知识产权可参考这个网站:https://www.arm.com/products/flexible-access/startup 另外,除了免费知识产权外,初创企业还能在测试、产品评估、试制生产等方面得到支援。 外媒称,这样可将产品量产及投放市场的时间缩短6至12个月。 Arm高管Dipti Vachani表示,在今天这个充满挑战的环境中,促进创新显得尤为重要。 Arm公司成立于英国剑桥,主要出售芯片设计技术的授权。采用ARM技术知识产权的微处理器,即我们通常所说的ARM微处理器。

    时间:2020-05-18 关键词: 半导体 ARM 芯片设计

  • 新思科技推出全新原生汽车解决方案,高效实现和验证功能安全机制

    新思科技(Synopsys, Inc.,纳斯达克股票代码:SNPS)近日推出全新原生汽车解决方案,以实现更高效的芯片设计。汽车技术的加速发展需要更多的汽车芯片来达到自动驾驶和高级驾驶辅助系统(ADAS)的更高汽车安全完整性等级(ASIL)。新思科技原生汽车设计解决方案通过提供业界最全面的功能集来实现功能安全机制(如三模冗余(TMR)、双核锁步(DCLS)和故障安全有限状态机(FSM)),使设计人员能够实现其目标ASIL。 重点: 新思科技原生汽车解决方案使设计人员能够高效实现和验证功能安全机制,以达到安全关键型芯片的目标ASIL等级 新思科技差异化解决方案使设计人员能够避免定制脚本解决方案,并缩短运行时间、提高作业执行能力、结果质量和易用性 通过原生汽车解决方案提供的差异性,设计人员可以在设计流程早期生成业界首个功能安全意图,来描述在整个数字设计流程中用作输入并得到维护的安全机制行为。新思科技原生汽车解决方案整合了多项功能安全技术的完整数字设计流程,这些技术相互配合,最大限度提高效率,其中包括: TestMAX FuSa,在RTL级或门级执行早期功能安全分析,并确定TMR 或DCLS的候选对象,以实现目标ASIL的单点故障指标(SPFM)目标 Design Compiler® NXT综合、IC Compiler™II布局布线和Fusion Compiler™设计,插入、检查并报告已实现的安全机制 Formality®等价性检查器,在冗余或附加逻辑模块插入后在功能上验证RTL是否与网表匹配 IC Validator物理signoff,验证版图并报告所有冗余机制均已正确实现 新思科技芯片设计事业部高级副总裁Shankar Krishnamoorthy表示:“随着新一代汽车应用持续推动市场增长,设计人员面临着越来越大的压力,他们需要在满足功能安全要求的同时依然能够实现紧迫的上市时间目标。新思科技目前可以提供业界首套完整的用于实现和验证功能安全机制的原生集成功能,帮助设计人员显著缩短上市时间的同时,确保安全关键汽车设计的更高结果质量。” 新思科技汽车设计解决方案 新思科技完整汽车设计解决方案提供复杂的功能安全分析、设计实现和验证功能。差异化汽车设计产品,如统一功能安全验证和原生汽车解决方案,使设计人员能够在规划和实现阶段证明其芯片安全架构能够达到目标ASIL等级。统一的功能安全验证解决方案将同类中最佳的故障活动管理技术集中在一个统一的控制中心。早期功能安全分析可以快速识别TMR和DCLS冗余的候选对象,并对目标ASIL的指标做出预估。新思科技的原生汽车解决方案提供业界最全面的功能集,可以高效实现和验证TMR、DCLS和故障安全FSM等功能安全机制。可执行全面的数字/模拟故障注入和仿真来生成可靠的数据,用于最终分析和汇总。新思科技还提供完整的解决方案来解决可靠性问题,包括电迁移、电压降、器件老化和强大的冗余通孔插入(RVI)功能。新思科技为设计人员提供了广泛的汽车IP核产品组合,这些产品针对AEC-Q100可靠性进行了设计和测试,提供ASIL-ready ISO 26262认证,并支持汽车质量管理。 此外,新思科技统一功能安全验证解决方案包括: VC功能安全管理器,这是一款高质量的可扩展和分布式FMEDA自动化工具,通过FMEA/FMEDA和统一故障活动流程提供最高生产率 TestMAX FuSa,可在RTL级或门级执行快速的早期功能安全分析 Z01X™故障仿真器,用于快速、可靠的数字故障仿真 VC Formal™FuSa应用程序,通过应用形式化过滤来加快故障分类 TestMax CustomFault™故障仿真器,提供高性能模拟和混合信号故障仿真,以实现全芯片功能安全和测试覆盖率分析 ZeBu®仿真器,用于为使用大量软件的长时间测试执行故障仿真 Verdi®故障分析,用于调试、规划和覆盖,包括与业界领先的需求跟踪工具集成 Certitude®功能验证质量管理系统,用于证明验证流程的稳健性,以支持ISO 26262第8-9部分的评估。 上市 新思科技的原生汽车解决方案将于2019年12月正式推出。

    时间:2020-05-17 关键词: 英特尔 芯片设计 adas

  • 大牛讲解芯片设计,以太网控制器芯片设计和实现

    大牛讲解芯片设计,以太网控制器芯片设计和实现

    芯片设计的重要性大家都知道,我国也正在大力发展芯片设计。业界内,如华为,都在自主探讨芯片设计。为增进大家对芯片设计的了解,本文将为大家带来芯片设计的示例,主要在于讲解以太网控制器芯片设计与实现。如果你对本文的内容存在一定兴趣,不妨继续往下阅读哦。 网络控制器芯片的功能与设计实现 IEEE 802.3协议是针对以太网CSMA/CD标准的传输介质物理层(PHY)和介质访问控制协议(MAC、Media Access Control)来定义的。芯片由PHY、发送模块、接收模块、FIFO、控制模块组成,其中控制模块包括寄存器堆、DMA(Direct Memory Access)模块、流量控制模块、接收缓冲区和发送缓冲区组成。网络控制器芯片的功能框图如图1所示。 图1 以太网控制器芯片的功能框图 1 IEEE 802.3以太网MAC数据帧结构 在发送数据时,发送模块自动在待传数据前加上7字节的前导码和1字节的帧起始定界符,紧随的是6字节的目的地址和6字节的源地址,然后长度/类型为2字节,接着是数据区,然后是46~1500字节的数据。若发送时,数据长度小于最短长度46字节,发送模块自动填补,以达到最小长度,最后是4个字节的循环冗余校验码。 2 发送模块 发送模块的作用就是按照CSMA/CD协议发送数据包。发送模块状态机控制协调各个发送子模块的时序,发送模块状态机如图2所示。 图2 发送模块状态转换图 S_defer状态表示网络忙,若网络空闲了,经过最小的帧间隙时间,进入网络空闲状态S_idle。若需要发送数据包,经过S_pre,S_data,S_pad,S_crc等状态发送,在这当中若检测到冲突信号,就进入S_jam状态。在S_jam状态判断是local collision还是late collision,若是local collision就进入S_back状态,按照退避算法重发当前数据帧,否则直接进入网络忙状态,放弃该帧的发送。 3 接收模块 接收模块的任务就是接收数据帧。物理接口收发器PHY将收到的网络数据变成二进制数据送给接收模块,接收模块再把正确的数据经过接收FIFO和DMA的控制送给接收缓冲区。接收模块的功能还包括移除接收到帧的前导码/帧分隔符;比较目的地址,判断是否丢弃当前数据帧;对接收到的数据包做CRC校验,判断传输过程中数据是否出错。接收模块状态机是接收模块的核心,控制协调接收模块的各个子模块的工作与时序。接收模块状态机如图3所示。 图3 接收模块状态转换图 复位后,状态机进入S_idle状态,若数据是无效的,就停留在S_idle状态,否则进入S_pre状态。S_pre状态和S_sdf状态的作用就是去掉前导码和帧间隔符。当帧间隔符全部检测到,进入S_data状态,在S_data状态使用字节计数器,记录所收到数据的字节个数,用于比较目的地址。若目的地址匹配则将接收到的数据写入到接收FIFO,否则丢弃该帧,不写入到FIFO。字节计数器的作用还有判断接收到的数据包是否超过帧的最大长度。若在S_pre状态、S_sdf状态或S_data状态出现数据有效信号无效的情况,都进入到S_drop状态。 图4 核心模块的功能仿真 4 控制模块 控制模块包含DMA(direct memory access)模块、流量控制模块、缓冲区模块、寄存器堆模块和总线接口模块。DMA模块的功能是将接收FIFO的数据搬运到接收缓冲区,以及发送缓冲区的数据搬运到发送FIFO。流量控制模块端口阻塞的情况下丢帧,这种方法是当接收缓冲区开始溢出时,通过将阻塞信号发送回源地址实现的。流量控制可以有效地防止由于网络中瞬间的大量数据对网络带来的冲击,保证用户网络高效而稳定地运行。两种控制流量的方式:(1)在半双工方式下,流量控制是通过反向压力(backpressure),即我们通常说的背压计数实现的,这种计数是通过向发送源发送jamming信号使得信息源降低发送速度。(2)在全双工方式下,流量控制一般遵循IEEE 802.3X标准,是由交换机向信息源发送“pause”帧令其暂停发送。缓冲区模块由一块32KB的SRAM组成,分为接收缓冲区和发送缓冲区,接收缓冲区和发送缓冲区的大小可以由用户编程决定。缓冲区以分页的方式来管理,256B为一页。主机通过总线接口与芯片交换数据,通过读写寄存器堆来控制芯片的工作。 设计验证 本文给出核心功能的验证过程。把这些核心功能模块连接成一个环路(发送模块直接与接收模块相连接),发送模块按照802.3协议发出数据包,接收模块按照802.3协议处理这些数据包,符合要求的数据包送到(接收缓冲区),这些模块在Mentor公司的ModelsimSe5.8里面功能仿真波形如图5所示。 图5 芯片的实现流程 图中,clk为系统时钟;rst为复位信号;tx_req为发送FIFO请求信号,让DMA从发送缓冲区搬运数据到发送FIFO;tx_fifo_data_out是从发送FIFO里面出来的8数据,发送模块封装这些数据,发送给PHY;这里没有对PHY进行验证,把发送模块发出的数据TXD和数据使能TXEN直接与接收模块数据端和数据有效信号分别相连接;接收模块把TXD进行串并转换,得到8为rx_data;byte_cnt为接收到rx_data的个数。 功能仿真通过之后,把核心模块连接成一个整体(SRAM直接调用Quartus II的IP Core),通过Quartus II综合以后,下载到FPGA开发板里面。用FPGA模拟网络控制器芯片,与计算机进行通信。FPGA与PC通过RJ-45相连。应用软件发一数据包给FPGA,接收模块接收到数据包后,通过DMA将数据从FIFO搬运到接收缓冲区。一包数据接收完成后,通过附加逻辑,让FPGA发送出刚刚接收到的数据包,附加逻辑还完成了把接收到的数据按位取反的功能。应用软件显示PC收到的数据包,通过比较PC发给FPGA的数据包和FPGA发送给PC的数据包,验证了核心模块的功能正确(FPGA的附加逻辑将接收到的数据包进行了按位取反操作)。 芯片实现 设计验证通过以后,经过图5所示的流程,得到整个芯片的版图。 本次流片采用华虹NEC 0.35μm CMOS工艺,芯片面积为5640μm×5480μm(不计划片槽和缓冲区),芯片有100个管脚。芯片的右上部分是实现MAC层的数字区,左下区域是华虹NEC提供的IP Core--32KB的SRAM,用作缓冲区,右下区域完成PHY功能,周围是管脚。 以上便是此次小编带来的“芯片设计”相关内容,希望大家对本文的内容具备一定的了解。如果你喜欢本文,不妨持续关注我们网站哦,小编将于后期带来更多精彩内容。最后,十分感谢大家的阅读,have a nice day!

    时间:2020-04-07 关键词: 以太网 芯片设计 控制器 指数

  • 芯片设计深入解析,可配置技术SoC芯片设计介绍

    芯片设计深入解析,可配置技术SoC芯片设计介绍

    芯片设计为强国之本,芯片设计对于一个国家的立足尤为重要。因此,大家需对芯片设计有所了解。为增进大家对芯片设计的认知程度,本文将对芯片设计的示例加以讲解。本文中,将和大家探讨可配置技术下的系统级芯片设计。如果你对本文的内容存在一定兴趣,不妨继续往下阅读哦。 传统上,系统级芯片(SoC)设计师必须应对刚性的非可配置核心技术。众所周知,传统的核心工艺在设计或制造过程中是不可配置的,并且不能按多种用途进行定制。反过来,这些工艺产生了如下的迫切需要:将定制程序包括进处理器,配置多种应用,能进行软件开发的综合工具,简化机器语言编程。 随着可配置的核心处理器的出现,SoC设计有望发生重大变化来改变这些设计问题。影响SOC设计能力的主要益处有:降低开发成本,减少芯片的重新设计、进入各类垂直市场更快,性能的独特性和设计的灵活性,同时不损害系统的特性和性能。此外,SOC设计师还可以对CPU架构进行更改,为某些应用加快器件的速度,使其难以复制。 目前的可配制核心处理器已出现在多种应用中。这些应用包括无线计算、移动音频和视频播放器、闪存设备、数字机顶盒(STB)、网络设备、成像、工业控制、办公自动化以及消费类电子。 可配置技术将取代非可配置技术 根据Semico Research公司的数据,2005年和2006年可配制核心处理器的出货量分别达到13亿和16亿片。2007年可配制核心处理器的出货量预计达28 亿片。世界范围内,可配制技术的使用正在增长,复合年增率(CAGR)达45%,而非可配置技术在过去三年里一直呈现下降趋势,CAGR为8%。 至于应用板块的增长方面,工业应用(14%)、移动电话(13%)、有线与移动基础设施(12%)以及汽车(11%)仍是可配置核心处理器增长最高的应用领域,而非可配置核心处理器应用增长最快的是打印机(10%)、存贮器(10%)、PC(8%)、固定式消费电器(7%)和移动式消费类设备(5%)。 尽管存在许多领先的可配置核心(处理器)公司,如Tensilica、ARC、Stretch、PACT XPP、IpFlex、Rapport、IBM Cell以及Morphing Machines公司,但竞争主要是在两种技术之间-可配置与非可配置技术,业界观察家一般都持这样观点。 虽然可配置核心处理器的市场空间仍在增长,并且与非可配置核心处理器相比,相对处于萌芽期,但是随着有更多公司推出可配置技术来对抗非可配置核心处理器公司,如Intel、ARM和MIPS,可配置方案有望取代如Intel、ARM和MIPS等公司。此外,市场从PC向移动电话,由通用处理器转向专用而成本有效的方案则加快了可配置核心处理器的应用。 硬件和软件设计挑战 目前媒体领域在性能、应用和最为重要的硬件解决方案方面正在不断发展。不同于传统的媒体方案,如预定应用范围相当狭小的DSP、FPGA和ASIC,最新的可配置硬件方案灵活、可升级且有成本效益。 尽管处理器技术有改进,但复杂的算法、协议和媒体市场应用的变化使设计师期待着电源效率高的硬件方案:门电路较小、特性多并具有高端性能。 这方面的最新趋势是采用可配置处理器、可重新使用的阵列并按应用的需要装入客户的程序。这些架构通过处理海量数据来挖掘数据的并行性和存档性能。新技术通常来源于Tensilica、Stretch和其它可配置核心处理器公司。 同时,消费类电子依然受到家庭娱乐、便携式和移动应用融合的推动,这些应用正变得越来越复杂的――网络化并且互连-这增加了产品的复杂性。 有一点需要注意,软件设计师在开发、端口设计和实现软件应用上面临挑战,而这些挑战叠加在这些应用平台上。同样,软件IP提供商也在经历设计、集成、测试和电源管理方面的挑战。 媒体播放器架构 Tata Elxsi公司成功的获得了不同应用的支持,其独特的“媒体播放器架构”灵活、可升级、纤小、低维护且跨平台便携,适用于DVD播放器、便携式播放器(PMP)和广播媒体播放器(BMP),它可为数字媒体的任何应用领域所采用。 这种“媒体播放器架构”的特色包括面向对象的模块式设计;明确的接口;标准化的且分类的错误处理机制;响应信号的回叫(call-back);宽松的耦合结构以及较小的占位面积。 与开放源代码相比,TataElxsi公司的“媒体播放器架构”具有可重新使用的部分,因此适合于广播媒体。这些部分包括DVB-H和AV回放、 H264/MPEG-4/HEAAC/MP3解码器支持、MPEG-4录制、JPEG幻灯片放映、播放单管理以及常用 文件格式支持。 H264编码器模块式架构 实现硬件的还有一个挑战是按模块式设计中断连续执行。TataElxsi公司开发了支持基线和主测线的H264编码器IP。这种编码器在设计时还考虑了:模块式架构、按应用执行架构/模块级、干净的界面以及易于修改和进行接口的算法,定点执行(fixed-point implementaTIon)。 H264 编码器以TataElxsi公司丰富 的算法为特色,它支持运动预测、速率控制、参考画面选择以及MB型预报,此外它还能分割算法并支持模块式架构。由于可升级,这种架构可以跨可配置处理器、多核处理、DSP阵列和FPGA方案使用,并且已经在不同的硬件方案上做为可配置的或通用处理器来使用。 如同所有的技术趋势一样,处于萌芽而正在成长的可配置核心处理器产业继续以功效为中心,功效的底线是成本的节省。特别是在半导体产业中,与竞争对手相比,这始终是一项优势。用户需求的改变必须用最具成本效益的方案来满足,同时不损害性能,这对进入可配置核心处理器业务提供了广泛的机会。 Tata Elxsi公司具有丰富的AV编码器/译码器和媒体方案,这些方案的设计始终注意不断变化的硬件平台。这种模块式设计方法适用于软件IP,如用于完成“媒体播放器架构”的AV编码器/译码器。这产生了更快的上市时间和可升级能力的优势。 图1. 可配置技术的应用在世界范围内在增长,复合年增率(CAGR)为45% 而非可配置核心处理器在过去三年一直呈现下降趋势。 图2. 工业、有线和移动基础设施和汽车应用仍是可配置核心处理器增长比例最高的 而非可配置核心处理器的应用的CAGR不过10%。 图3. 媒体设备的连接网络。 图4. TataElxsi公司的“媒体播放器架构”。 以上便是此次小编带来的“芯片设计”相关内容,通过本文,希望大家对本文介绍的内容具备一定的认知。如果你喜欢本文,不妨持续关注我们网站哦,小编将于后期带来更多精彩内容。最后,十分感谢大家的阅读,have a nice day!

    时间:2020-04-07 关键词: 芯片设计 SoC 指数 可配置技术

  • 芯片设计应用篇,基于SoC电表计量芯片设计的电表系统

    芯片设计应用篇,基于SoC电表计量芯片设计的电表系统

    芯片设计尤为重要,芯片设计的应用也很广泛。对于芯片设计,大家或多或少都有所了解,在往期文章中,小编更是对芯片设计做过详细介绍。本文对于芯片设计的介绍尽管不是十分贴切,但还是系统大家了解以下基于SoC电表计量芯片设计的电表系统。如果你对本文的内容存在一定兴趣,不妨继续往下阅读哦。 由于生活水平的提升,用电需求增加,对电力的应用也更加多元化,加上各国政府大力倡导智能电网,因此电表数字化势在必行。但仅将电表数字化已经不能满足现在与未来的需求。增加通讯接口以便于自动读表(AMR),需求预估与管理控制、费率更新与分时电价的先进电网架构(AMI),以及用于未来电网自我诊断修复的智能电网架构(Smart Grid),都在显示未来电表新功能的需求与复杂度的增加。 现有数字电表的设计多以单片机搭配专用计量芯片为主。其优点是单片机与计量芯片的选择多,没有供货的问题。但由于计量芯片其计量功能都已固定无法更改,如果有需要则须将计量芯片的电力数据回传至单片机上,再通过单片机加以处理。但这种方式会造成时序上的延迟,因此无法及时反映实时的电力状况。再加上周边接口控制的复杂度,其单片机负荷与软件编写上有一定的复杂度。 目前已有很多芯片制造商推出的SoC的计量芯片,虽然规格上略有不同,但都是将电表目前所使用的功能集成于单一芯片中,如计量取样、单片机、液晶屏幕控制接口、实时时钟(RTC)、GPIO与通讯接口等。可通过单片机和内部的寄存器设定,简单快速地控制所有的外围功能模块,而无需再通过复杂的GPIO、SPI或I2C接口来控制计量芯片、RTC 芯片与液晶驱动芯片等。这样可以降低电表软件开发的复杂度,降低单片机内存的需求,并提升整体系统的稳定性。 用SoC计量单芯片所设计的电表系统,可大幅降低电表的零件成本与系统设计的复杂度以及功耗,并提升整体的稳定性与电表精度。较少的零件,可降低零件备货的复杂度、使系统设计单纯化并加速更新设计的速度、更简易的除错与硬件开发、降低芯片与芯片间的相互干扰,提升系统的稳定度、使软件开发的复杂程度降低等。可见其优点与传统设计有大幅不同。 现在对传统多芯片的设计方式与SoC设计方式进行对比。图1为飞思卡尔针对中国国家电网电表系统所提出的系统架构图,在系统架构图中,需要有一块CS5463的计量芯片、9S08MZ60单片机、RTC芯片、LCD驱动芯片以及ESAM 与 EEPROM 芯片等。由总数六个以上的独立芯片构成电表系统。 图2是以 Prolific PM8443所构成的中国国家电网电表系统。在该电表系统中,PM8443集成了计量芯片、8051单片机、实时时钟与液晶屏幕驱动芯片。该架构大幅降低芯片的使用个数,由六个芯片降低为三个(PM8443、EEPROM与ESAM),这三个芯片为无法相互整合的芯片。与先前的系统比较起来,使用SoC芯片电表系统更简洁,更容易开发并有效地降低了成本。 Prolific PM8443芯片架构中采用的是双核架构,可编程的计量DSP与高效能8051单片机。DSP与单片机采用独立运作模式,互相不干扰。单片机可将其全部的计算效能用于程序与外围接口的控制上。此外,PM8443 8051单片机拥有额外的32位数学运算加速器,若单片机要计算更为复杂的电力参数,可通过该数学运算加速器加速单片机的计算效率。可编程DSP与一般固定功能的计量芯片不同,可根据不同的应用需求调整DSP的软件内容。 使用单一SoC芯片,可应用于不同的电表设计上,降低零件备料数目与库存管理。PM8443 DSP还可提供实时的电源保护功能,包括针对过压、过流、短路、漏电、过温等的实时电源保护机制,能够实时反应电力使用状况,保护不延迟。可用于预付费电表与电动车充电电表上,让电表的设计更有别于一般的电表系统。最后,PM8443具备四个独立的电压电流采样信道,电池电压、外部温度采样信道,完整的外围接口及强大的内存空间,并提供给电表设计开发者一个方便与友好的设计环境,使电表的开发更简便、快速。 以上便是此次小编带来的“芯片设计”相关内容,希望大家对本文介绍的内容具备一定的了解。如果你喜欢本文,不妨持续关注我们网站哦,小编将于后期带来更多精彩内容。最后,十分感谢大家的阅读,have a nice day!

    时间:2020-04-07 关键词: 芯片设计 SoC 指数 电表计量芯片

  • 什么是全方位的有源器件?

    什么是全方位的有源器件?

    什么是有源器件?他有那些作用?电源工程师每天不是芯片设计,就是电子元件的选型等等工作,那么在电子元器件里面还能细分为有源器件和无源器件。那么你能系统的说出有源器件的有特点和组成?能知道分几大类吗?我们一起涨知识呗! 有源器件,需电源来实现其特定功能的电子元件。主要包括电子管、晶体管、集成电路等。一般用于信号的放大、转换等。如果电子元器件工作时,其内部有电源存在,则这种器件叫做有源器件。这是一种电子器件,需要能量的来源而实现它特定的功能。从物理结构、电路功能和工程参数上,有源器件可以分为分立器件和集成电路两大类。 定义角度: 简单的讲就是需能(电)源的器件叫有源器件。有源器件一般用来信号的放大、转换等。 有源器件(active devices,主动元件),是一种电子器件,需要能量来实行他特定的功能。 有源器件的基本定义: 如果电子元器件工作时,其内部有电源存在,则这种器件叫做有源器件。 功能特点: (1) 自身也消耗电能。 (2) 除了输入信号外,还必须要有外加电源才可以正常工作。 分类: 电子管 电子管又名真空管,所以又称为电真空器件。 电子管不论二极还是多极,它都有阳极和阴极,阴极在外加电源的作用下,发射电子向阳极流动。外加电源可以直接加在阴极上,也可以加在另外的加热灯丝上。就是因为这个外加电源的存在,而统称为有源器件。电子管是最早的有源电子元件,分二极管、三极管与多极管。随着电子技术的发展,电子管因其体积大、重量重、耗电大等等缺点,而先后让位给晶体管和集成电路。但是,在许多场合电子管继续发挥作用。例如:大功率发射机的末级功率放大;各类显示器的显示管;电视机的显像管等。 晶体管 属于半导体器件。导电能力介于导体与绝缘体之间的物质称为半导体。如硅、锗晶体都属于半导体。所以用这些晶体材料做成的电子器件,称为晶体管。它分晶体二极管和晶体三极管。 集成电路 电路顾名思义是将有源器件和无源器件及连接线等集中制造在一个很小的硅片上,再经引线和封装,形成一个有预定功能的微型整体。(符号为IC)。集成电路的优点是体积小、寿命长、成本低、可靠性高性能好。当前集成电路及大规模集成电路越来越被广泛的应用。 组成: (1) 集成运算放大器(operation amplifier),简称集成运放 (2) 比较器(comparator) (3) 对数和指数放大器 (4) 模拟乘/除法器(multiplier/divider) (5) 模拟开关电路(analog switch) (6) PLL电路(phase lock loop),即锁相环电路 (7) 集成稳压器(voltage regulator) (8) 参考电源(reference source) (9) 波形发生器(wave-form generator) (10) 功率放大器(power amplifier) 总结:以上就是有源器件的相关知识,希望能给大家帮助。

    时间:2020-04-01 关键词: 芯片设计 电子元器件 无源器件

  • 大牛教你芯片设计,DC-DC开关电源管理芯片设计介绍

    大牛教你芯片设计,DC-DC开关电源管理芯片设计介绍

    对于芯片设计,存在一定难度。芯片设计的好坏决定了芯片的质量,以及我国的地位。在往期文章中,不论是芯片设计的理论知识,还是芯片设计的实例,均有所涉及。本文中,小编将对DC-DC开关电源管理芯片设计予以介绍,不妨来了解下吧。 电源是一切电子设备的心脏部分,其质量的好坏直接影响电子设备的可靠性。而开关电源更为如此,越来越受到人们的重视。目前的计算机设备和各种高效便携式电子产品发展趋于小型化,其功耗都比较大,要求与之配套的电池供电系统体积更小、重量更轻、效率更高,必须采用高效率的DC/ DC开关稳压电源。 目前电力电子与电路的发展主要方向是模块化、集成化。具有各种控制功能的专用芯片,近几年发展很迅速集成化、模块化使电源产品体积小、可靠性高,给应用带来极大方便。 从另一方面说在开关电源DC-DC变换器中,由于输入电压或输出端负载可能出现波动,应保持平均直流输出电压应能够控制在所要求的幅值偏差范围内,需要复杂的控制技术,于是各种 PWM控制结构的研究就成为研究的热点。在这样的前提下,设计开发开关电源DC-DC控制芯片,无论是从经济,还是科学研究上都是是很有价值的。 1. 开关电源控制电路原理分析 DC-DC变换器就是利用一个或多个开关器件的切换,把某一等级直流输入电压变换成另—等级直流输出电压。在给定直流输入电压下,通过调节电路开关器件的导通时间来控制平均输出电压 控制方法之一就是采用某一固定频率进行开关切换,并通过调整导通区间长度来控制平均输出电压,这种方法也称为脉宽调制[PWM]法。 PWM从控制方式上可以分为两类,即电压型控制(voltage mode control)和电流型控制(current mode control) 。电压型控制方式的基本原理就是通过误差放大器输出信号与一固定的锯齿波进行比较,产生控制用的PWM信号。从控制理论的角度来讲,电压型控制方式是一种单环控制系统。电压控制型变换器是一个二阶系统,它有两个状态变量:输出滤波电容的电压和输出滤波电感的电流。二阶系统是一个有条件稳定系统,只有对控制电路进行精心的设计和计算后,在满足一定的条件下,闭环系统方能稳定的工作。图1即为电压型控制的原理框图。 图1 电压型控制的原理框图 电流型控制是指将误差放大器输出信号与采样到的电感峰值电流进行比较.从而对输出脉冲的占空比进行控制,使输出的电感峰值电流随误差电压变化而变化。电流控制型是一个一阶系统,而一阶系统是无条件的稳定系统。是在传统的PWM电压控制的基础上,增加电流负反馈环节,使其成为一个双环控制系统,让电感电流不在是一个独立的变量,从而使开关变换器的二阶模型变成了一个一阶系统。信号。从图2中可以看出,与单一闭环的电压控制模式相比,电流模式控制是双闭环控制系统,外环由输出电压反馈电路形成,内环由互感器采样输出电感电流形成。在该双环控制中,由电压外环控制电流内环,即内环电流在每一开关周期内上升,直至达到电压外环设定的误差电压阂值。电流内环是瞬时快速进行逐个脉冲比较工作的,并且监测输出电感电流的动态变化,电压外环只负责控制输出电压。因此电流型控制模式具有比起电压型控制模式大得多的带宽。 图2 电流型控制原理框图 电流型控制模式有不少优点:线性调整率(电压调整率)非常好;整个反馈电路变成了一阶电路,由于反馈信号电路与电压型相比,减少了一阶,因此误差放大器的控制环补偿网络得以简化,稳定度得以提高并且改善了频响,具有更大的增益带宽乘积;具有瞬时峰值电流限流功能;简化了反馈控制补偿网络、负载限流、磁通平衡等电路的设计,减少了元器件的数量和成本,这对提高开关电源的功率密度,实现小型化,模块化具有重要的意义。当然了也有缺点,例如占空比大于50%时系统可能出现不稳定性,可能会产生次谐波振荡;另外,在电路拓扑结构选择上也有局限,在升压型和降压—升压型电路中,由于储能电感不在输出端,存在峰值电流与平均电流的误差。对噪声敏感,抗噪声性差等等。对于这样的缺点现在已经有了解决的方案,斜波补偿是很必要的一种方法。 2. 芯片内部模块的设计 本目的是设计一个基于PWM控制的boost升压式DC-DC电源转换芯片,该芯片实现基于双环(电压环和电流环)一阶控制系统的电流模式PWM控制电路, 在该集成模块内将包括控制、驱动、保护、检测电路等。最后在电路系统基本框架的基础上,结合电力电子技术与微电子技术,采用采用BiCMOS工艺,具体针对DC-DC变换电路的实现进行研究。 系统方面的设计以及系统框图和各个功能模块的设计思想 图3 系统模块原理框图 下面分别的介绍系统各个功能模块: ① 误差放大电路 误差是用于调整变换器的高增益差分放大器。放大器产生误差信号,他被供给PWM比较器。当输出电压样本与内部电压基准比较并放大差值时产生误差信号。误差放大器的2号脚Vref就是基准电压产生的固定基准。 ② PWM比较器 当来自电流取样信号,当然是电感电流和振荡器产生的补偿谐波想加后的电流信号,超过误差信号时,PWM比较器翻转,复位驱动锁存器断开电源开关,以此来控制开关管的开通与关断。 ③ 振荡器模块 振荡器电路提供一定频率的时钟信号,以设置变换器工作频率,以及用于斜率补偿的定时斜升波。时钟波形为脉冲,而定时斜升波就是用于斜波补偿的,在电感取样端相加。 ④ 驱动器锁存器 锁存器包括RS触发器与相关逻辑,它通过接通和断开驱动电路来控制电源开关的状态。来自锁存器的低输出电平把它断开。正常工作方式下,在时钟脉冲期间触发器被置为高电平,当PWM比较器输出变为高电平时锁存器复位。 ⑤ 软启动电路模块 当整个系统刚启动时,电感产生一个很大的冲击电流,软启动让系统开始时不能在全占空比下启动,使输出电压以受控的上升速率增加至额定稳压点。设计思想是利用外接电容的充放电使得占空比慢慢提高,达到输出稳定的目的。 ⑥ 电流采样电路 提供斜率补偿电流灵敏电压给PWM比较器。 ⑦ 保护电路模块 监视电源开关的电流,若该值超过额定峰值,则该电路作用,重新开始软启动周期。 3.设计中必须要考虑的几点细节问题 ① 关于斜波补偿 这是在上文提到过的电流控制型开关变换器中存在的根本性问题。电流控制型就是将实际的电感电流和电压外环设定的电流值分别接到PWM比较器的两端进行比较,用来控制开关管。下面分析斜波补偿的原因。如下图分别是占空比大于50%和小于50%的尖峰电流控制的电感电流波形图。 图4 斜坡补偿原理分析 其中Ve是电压放大器输出的电流设定值,ΔI0是扰动电流,m1,m2分别是电感电流的上升沿及下降沿斜率。由图可知,当占空比小于50%时扰动电流引起的电流误差ΔI l变小了,而占空比大于50%时扰动电流引起的电流误差ΔI l变大了。所以尖峰电流模式控制在占空比大于50%时,经过一个周期会将扰动信号扩大,从而造成工作不稳定,这时需给删比较器加坡度补偿以稳定电路,加了坡度补偿,即使占空比小于50%,电路性能也能得到改善。因此斜坡补偿能很好的增加电路稳定性,使电感电流平均值不随占空比变化,并减小峰值和平均值的误差,斜坡补偿还能抑制次谐波振荡和振铃电感电流。这里就不再详细地说明,斜波补偿方面必须要确定补偿波形的斜率的精确大小,采用的方法就是建立系统模型,导出传递函数,计算出补偿斜率的值。这是很关键的一步。 ② 关于软启动问题 DC/ DC开关电源在启动过程中 ,容易产生浪涌电流 ,可能对电子系统产生损伤。为避免启动时输入电流过大,输出电压过冲,在设计中必须采用软启动电路,该方法的不足之处是 ,当输出电压的阈值未达到时 ,发生浪涌电流现象可能对电子系统造成损伤 ,而且在输出电压达到阈值之后 ,也可能因为偶然的过流使得电源多次重新启动。因此应采用基于周期到周期的电流限制门限来限制上电时的浪涌电流,并防止电源多次重新启动。如图5 图5 软启动电路 以上便是此次小编带来的“芯片设计”相关内容,希望大家对此次讲解的内容具备一定的认知。如果你喜欢本文,不妨持续关注我们网站哦,小编将于后期带来更多精彩内容。最后,十分感谢大家的阅读,have a nice day!

    时间:2020-03-13 关键词: 芯片 芯片设计 开关电源 指数

  • 带你领略芯片设计,语音芯片设计介绍

    带你领略芯片设计,语音芯片设计介绍

    芯片设计的理论知识,在往期芯片设计相关文章中已有所涉及。对芯片设计了解不多的朋友,可以参阅哦。本文中,将介绍基于FPGA的ISD语音芯片设计。希望大家在这篇芯片设计文章中,可以有所收获。 1 引 言 FPGA(现场可编程门阵列)的出现,改变了数字系统设计方法、增强了设计的灵活性,同时,在基于芯片的设计中可以减少芯片数量,缩小系统体积,降低能源消耗,提高系统的性能指标和可靠性,在实时监控方面有广泛的应用。 ISD语音芯片采用DAST(直接模拟存储技术),直接存储模拟信号,因而减少了失真,提高了录、放音质量,本文所用的ISD2560系列具有抗断电、音质好、使用方便、录放时间长等优点。然而,在产品应用中,大多数系统只利用了ISD芯片提供的无需地址的工作模式(共有6种),这些操作模式实时性差、地址控制精度不高、操作不灵活。本文从另一个角度论述了基于FPGA的ISD语音芯片的设计开发。 2 ISD语音芯片 ISD语音芯片目前有ISD1000、ISD1100、ISD1200/1400、ISD2500、ISD3340和ISD4000系列,本设计采用的是2500系列中的ISD2560芯片。ISD2560具有10个地址输入端,寻址能力可达1024位,前600个地址用于直接存取语音,地址600~767未使用,地址768~1024为工作模式选择用,因此最多能分600段;设有OVF(溢出)端,便于多个器件级联;单片存储时间为60秒,直接存储模拟语音信号。 ISD芯片的地址以信息段为基本组成单元,只要在分段录、放音操作前(不少于300ns),给地址A0~A9赋值,录音及放音功能均会从设定的起始地址开始,录音结束由停止键操作决定,芯片内部自动在该段的结束位置插入结束标志(EOM);而放音时芯片遇到EOM标志即自动停止放音。 3 硬件构成及实现方案 利用FPGA的可编程特性实现对ISD2560芯片的直接地址操作,从而实现按地址位录音、放音的功能,提高芯片存储空间的利用率,并能自由选择存储地址;本文选择XILINX(全球最大的可编程器件供应商)的Spartan XL系列芯片,利用VerilogHDL语言编程设计,采用层次设计方法实现。 Verilog HDL是一种硬件描述语言,用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。数字系统能够按层次描述,并可在相同描述中显式地进行时序建模。 3.1 设计思路 ISD2560芯片存储时间是60秒,内部有480K字节的EPROM存储单元,划分为600个地址单元,可以算出对于每一个地址单元的存储空间是480K÷600=800字节,对应的录放时间是100ms;同时,ISD2560内部的地址位从0~599对应这600个地址单元,其它地址位则在操作模式或按键模式中使用。可见,芯片内部上下段之间在存储空间上不  连续,但在地址上具有连续性。所以,ISD芯片内部的地址可采用定时计数器的方法获得,并可采用直接地址法提取此地址段,实现实时控制、自由存储。3.2 系统总体结构设计(顶层设计) 基于FPGA的ISD2560语音芯片的设计开发主要完成两个功能:(1)触发或停止FPGA内部定时计数器计数,并将计数结果存入FPGA的内部存储器中;(2)利用直接地址法,提取用于ISD芯片录、放音所需地址。 本系统是基于XILINX FOUNDATION 3.0平台开发的,其中: RECORD模块用于处理录音和停止录音的操作,产生触发或停止定时计数器的信号以及录音时片选信号; TIME模块利用FPGA的内部时钟模块最高频率产生频率为10Hz的信号作为计数器的时钟;为了提高系统的精确性,也可以通过外加时钟的办法实现。 COUNTER模块为定时计数器,它利用周期为100ms的时钟脉冲,根据录音长短算出ISD芯片地址位,并发送到存储器,其Verilog HDL语言编程实现如下: P/R模块产生整个电路录、放音的选择信号;PLAYADDR模块完成放音地址的产生; PLAY模块将在放音时产生一个由高到低的脉冲作为片选信号; ROM10模块完成了存储器的功能,存储10位ISD芯片地址,并按照PLAYADDR产生的地址直接提取ISD芯片地址,其Verilog HDL语言编程实现如下: module roml (addr,play,addrl,result,dataout, U7模块由P/R模块的输出信号来选择输出。 3.3 系统实现 工作时序如下: 录音:PD低电平,P/R低电平,CE低电平,开始录音,CE变高电平,录音停止。放音:PD低电平,P/R变高电平,给CE一个由高到低的脉冲,开始放音,到第一个EOM处放音停止。放音时,若给CE低电平,则芯片持续放音,直到芯片存储空间末尾。如图2所示(图2为经综合后的时序仿真结果)。 3.4 FPGA的实现 本设计选用XILINX公司FPGA产品S05XLPG84。整个设计采用Verilog HDL语言描述,在XILINXFOUNDATION 3.0平台上完成了系统的仿真、综合、映射、布局。在后仿真结果正确后,通过器件编程(即通过编程电缆将设计下载到实际芯片中)进行系统调试,直至最后实现。 在实践过程中,我们还设计了译码器,将地址码译成LED码,从而通过三个LED显示地址位。可见,实际应用中还可以根据实际需要做进一步的设计开发,满足复杂操作或实时系统应用的要求。 4 结束语 以上便是此次小编带来的“芯片设计”相关内容,通过本文,希望大家对语音芯片设计具备一定的认知。如果你喜欢本文,不妨持续关注我们网站哦,小编将于后期带来更多精彩内容。最后,十分感谢大家的阅读,have a nice day!

    时间:2020-03-13 关键词: 芯片设计 语音芯片 isd 指数

  • 芯片设计实例讲解,基于ZSU32的SoC芯片设计

    芯片设计实例讲解,基于ZSU32的SoC芯片设计

    芯片设计较为复杂,芯片设计依据过程可分为正向设计和方向设计,这些芯片设计过程在往期文章中,小编均有所介绍。在本文中,小编将为大家介绍基于ZSU32的SoC芯片设计。如果你对芯片设计较为感兴趣,不妨继续往下阅读哦。 1 时序约束原理 同步电路是大多数集成电路系统的主流选择。同步电路具有工作特性简单、步调明确、抗干扰能力强等特点。但是,因为所有的时序元件受控于一个特定的时钟,所以数据的传播必须满足一定的约束以便能够保持与时钟信号步调一致。 设置建立时间(setup TIme)约束可以满足第一个条件: 2 ZSU32系统芯片的结构 ZSU32芯片内置32 bit MIPS体系处理器作为CPU,具备两路独立的指令和数据高速缓存,CPU内部有独立的DSP协处理器和浮点协处理器,同时集成了LCD控制器、MPEG硬件加速器、AC97控制器、SRAM控制器、NAND Flash控制器、SATA高速硬盘控制器、以太网MAC控制器等,并具有I2C、I2S、SPI、、UART、GPIO等多种接口模块。 3 ZSU32系统芯片的约束设置与逻辑综合 ZSU32系统芯片的综合采取自底向上的策略,先局部后整体。首先将当前工作层次设置为系统芯片的某个子模块,然后对该子模块添加各项具体约束,接着完成子模块的综合。依次对各子模块重复上述综合流程,当各个模块都顺利通过了初次综合后,通过set_dont_touch_network命令将模块中的关键路径和时钟线网保护起来,然后做一次全局优化,检查是否满足时序等各方面的设计要求,达到要求就可以输出最终的网表和各项综合报告。 3.1 设定工艺库和参考库 设置Design Compiler运行所使用的库:目标库(target_library)、链接库(link_library)、可综合库(syntheTIc_library)、符号库(symbol_library)。其中的目标库中包含了标准单元库、RAM单元库、I/O单元库、PLL单元库等,通常是由芯片代工厂家提供。系统芯片ZSU32采用的是中芯国际的0.18 ?滋m CMOS工艺库,所以在设置时就把目标库指向该工艺库。 #设置目标工艺库 set target_library SMIC.db 3.2 读入RTL设计与设置工作环境 读入RTL设计通常有自顶向下或者自底向上2种方式。因为ZSU32模块众多,所以采用自底向上的读入方式。首先读入各个子模块,并分别编译;然后更改层次,编译上一层的模块;最后会合成整个系统。 读入设计后,首先设置芯片的工作环境,根据采用的工艺库提供的环境和线网负载模型,可以通过set_operaTIng_condiTIon和set_wire_load_model命令进行设置。以下是ZSU32综合环境的顶层环境设置: #设置工作环境 set_operating_condition smic18_typ; #设置线网负载模型 set_wire_load_model smic18_wl30; 3.3 时序约束 3.3.1 时钟定义 时钟是整个时序约束的起点。系统芯片ZSU32将外部输入时钟和PLL模块输入时钟作为源时钟:ext_clk_i和pll_clk_i。通过对这2个源时钟信号的分频或者倍频,产生了各个子模块的时钟信号。 #定义源时钟ext_clk,周期16 ns create_clock-name ext_clk-period\ 16 [get_ports {ext_clk_i}]; 在SoC芯片内部,子模块的时钟实际是经过源时钟分频或者倍频得到的,使用create_generated_clock命令来建立子模块时钟。 #设置一个2倍频时钟clk_main, #其源时钟是pll_clk_i create_generated_clock -name clk_main\ -multiply_by 2 -source pll_clk_i; 3.3.2 多时钟域约束 时序检查默认以一个时钟周期为界,但对于ZSU32系统芯片,存在着一些多周期路径,在这些路径上,数据不需要在单时钟周期内到达终点。例如,clk30mhz和clk10mhz是同源的同步时钟,前者频率是后者的3倍,对从clk10mhz时钟域向clk30mhz时钟域传输数据的路径,采用如下命令: #按照3个周期(clk30mhz)进行 #建立时间约束 set_multicycle_path 3 -setup -start \ -from clk10mhz -to clk30mhz; 对于异步时钟域之间的路径,不用进行同步的时序检验,应该将其定义为伪路径(false path),这样在逻辑综合时就不必浪费资源去优化。 #将异步时钟e_clk和p_clk 之间的路径设置为伪路径 set_false_path -from e_clk –to p_clk; set_false_path -from p_clk -to e_clk; 3.3.3 时钟偏移 芯片中时钟经过不同的传输路径,由于每条路经延时不一,导致从时钟源到达各个寄存器的始终输入端的相位差。这种由于空间分布而产生的偏差叫做时钟倾斜(clock skew)。此外,由于温漂、电子漂移的随机性,使时钟信号的边沿可能超前也可能滞后。这种具有时间不确定性的偏移称为时钟抖动(clock jitter)。偏移导致时钟信号到达各个触发器的时钟引脚的时间不一致,需要给予约束。 #设置时钟偏移为0.4 ns set_clock_uncertainty 0.4 [all_clocks]; 3.4 端口约束 SoC芯片通过大量输入和输出端口与外界进行信息的传输,端口约束主要用于约束顶层端口相连的片内组合逻辑,包括确定输入延时、输出延时、输出负载、输出扇出负载、输入信号跃迁时间等。 3.4.1 端口延时 输入延时是指外部逻辑到电路输入端口的路径延时。输出延时是指输出端口到外部寄存器的路径延时。 设置范例如下: #设置端口pci_ad13的输入延时为4.8 ns set_input_delay 4.8 -clock clk_main \ [get_ports {pci_ad13}]; #设置端口pci_ad16的输出延时为3.6 ns set_output_delay 3.6 -clock clk_main \ [get_ports{pci_ad16}; 3.4.2 端口的驱动与负载 端口的驱动和负载特性通过设置输入驱动单元、输入输出负载值以及信号跃迁时间等来描述。范例如下: #设置端口a7的驱动单元是BUFX2 set_drive_cell -lib_cell BUFX2 -pin \ [get_ports {a7}]; #设置端口d17的负载值为20 pf set_load -pin_load 20 [get_ports {d17}]; #设置端口d0的输入信号上升时间是0.5 ns set_input_transition -rise -min 0.5 \ [get_ports {d0}]; 3.5 面积和功耗约束 Design Compiler的综合以时序优先,即优化完约束后才根据约束优化面积和功耗。初次综合时很难对面积进行评估,所以在第一次综合时设置优化目标为0,表示在满足时序约束的情况下最大努力地减小面积。待综合报告出来之后,根据初步的面积和功耗报告,修改数值,从而进一步优化。 #面积设置 set_max_area 0; #功耗的约束做类似的处理: set_max_total_power 0; 以上便是此次小编带来的“芯片设计”相关内容,希望大家对本文讲解的内容具备一定的认知。如果你喜欢本文,不妨持续关注我们网站哦,小编将于后期带来更多精彩内容。最后,十分感谢大家的阅读,have a nice day!

    时间:2020-03-13 关键词: 芯片设计 SoC 指数 zsu32

  • 芯片设计公司开工在疫情笼罩下有多难!

    芯片设计公司开工在疫情笼罩下有多难!

    自国务院宣布延长春节假期以来,各地政府纷纷跟进,各自宣布了本省市复工的时间表。非常一致,各省市复工的时间几乎全部是2月10日,但是从目前的趋势来看,10号真的能复工吗?这似乎需要打上一个大大的问号。 为了能够进一步了解 IC 企业的真实复工情况,记者调查了业内超过一百家 IC 企业,其中主要以 IC 设计企业为主。从他们的回复中或许可以了解到大部分 IC 企业复工的真实时间,以及复工的真正难点所在。 何时复工? 此次在记者进行采样的 136 家 IC 相关企业中,IC 设计企业多达 86 家,封测企业有 7 家,设备企业有 1 家,制造企业有 3 家,手机供应链企业有 3 家,投资企业有 6 家,同时还有 30 家外企。 记者针对上述企业所给予的回复分析后得知,大部分 IC 企业将于2月10日正式复工,也有小部分企业已在家办公或者继续推迟复工时间。从具体数据来看,其中 76% 的 IC 企业将于2月10日复工。与此同时,9% 的企业于2月3日便已正式复工,7% 的企业则于2月15日以后才复工。此外,还有 8% 的企业仍在等待通知,复工时间待定。 在记者的调查中,有一部分 IC 企业已于2月3日复工,但值得注意的是,这部分企业大多为外企,香港分部或本地员工较多,因此可以较早实现复工。 尽管大部分IC企业的复工时间已定,但是复工状态却不尽相同。其中有一部分企业的员工会去公司上班,但是绝大部分企业仍然决定选择“在家办公”或者“部分隔离远程办公”的形式,让员工尽量待在家中,减少与外界接触的可能性。此外,也有小部分企业决定观察返工情况后再做复工决定。 复工难吗? 虽然绝大部分 IC 企业确认了2月10日的复工时间,但是复工真的如想象中那般简单吗?答案很显然是 NO!在记者与众多 IC 企业沟通的过程中得知,复工的难点主要体现在各地政府的政策规定、企业的规模性质、本地/外地员工占比等多个方面。 其中,政策的限制无疑是最大的难点。随着全国防控疫情工作进入最为关键的时刻,为了提前应对复工返潮期并做好防疫防控工作,各省市以及各地园区纷纷出台了相关政策。比如广东省人大代表王海等14名代表日前建议深圳再延长假期至2月17日,待疫情相对安全后,再全力重整发展产业。受此影响,本定于2月10日复工的多家深圳的 IC 企业,均表示将推迟复工时间,除了部分可线上办公的员工已工作外,其他员工预计17日复工或有可能会更晚,视政策而定。 与此同时,各地严格的封闭式管理也在一定程度上限制了企业的复工时间。其中位于山东省曲阜市的晶导微电子负责人便告诉记者记者:“复工依然困难重重,首先外地人员在当地出不来,几乎全国各地都采取封闭式管理,不让出也不让进;其次,即便是曲阜本地,也全部实行了封闭式管理(各村庄),因此复工情况还要在两周后看数据走势。” 除此之外,各地园区也在要求管辖区内的企业配合,如若复工须提前提交多份申请表,这一硬性规定无疑也在无形中推迟了企业的复工时间。比如,西安高新技术产业开发区要求复工企业填写的申请表多达8份,包括复工(复产)类单位疫情防控承诺书、复工(复产)类企事业单位审批表(含防控预案)、单位复工(复产)人员摸排表、单位疫情防控工作确认表等等。 据记者了解,即使大部分企业定于2月10日复工,但是仍无法实现全员复工的正常状态,主要原因在于各地政府园区社区的规定要求返回的外籍人士必须在家自行隔离数日,少则 7 天多则 14 天。

    时间:2020-02-15 关键词: 芯片设计 电源资讯

  • 浅谈芯片设计流程

    浅谈芯片设计流程

    芯片是今天中国最热门的话题,随着国际环境的变化,芯片设计和自主创新的重要意义越来越凸显。在数字化、互联网和移动互联网的时代,主要的计算任务运行在CPU处理器上;而大数据、人工智能、5G时代,主要的计算任务运行在GPU、DSP、人工智能专用处理器以及形式多样的专用硬件加速器上。多种计算单元的混合、搭配、集成统称为异构计算。异构计算的发展由来已久,但新一代异构计算已经成为处理器芯片设计创新的主要热点之一,其特点是不同计算单元的软、硬件要素相互协同,形成一个统一的、高效的、简化的异构计算芯片设计和应用开发的平台。 芯片半导体元件产品的统称,集成电路 IC;或称微电路、微芯片、晶片/芯片在电子学中是一种把电路(主要包括半导体设备,也包括被动组件等)小型化的方式,并时常制造在半导体晶圆表面上。芯片制作完整过程包括芯片设计、晶片制作、封装制作、测试等几个环节,其中晶片制作过程尤为的复杂。 高大上的芯片设计流程 一颗芯片的诞生,可以分为设计与制造两个环节。芯片制造的过程就如同用乐高盖房子一样,先有晶圆作为地基,再层层往上叠的芯片制造流程后,就可产出想要的IC 芯片,然而,没有设计图,拥有再强大的制造能力也无济于事。 在 IC 生产流程中,IC 多由专业 IC 设计公司进行规划、设计,像是联发科、高通、Intel 等知名大厂,都自行设计各自的 IC 芯片,提供不同规格、效能的芯片给下游厂商选择。因为 IC 是由各厂自行设计,所以 IC 设计十分仰赖工程师的技术,工程师的素质影响着一间企业的价值。然而,工程师们在设计一颗 IC 芯片时,究竟有那些步骤?设计流程可以简单分成如下: 设计第一步,定目标 在 IC 设计中,最重要的步骤就是规格制定 规格制定的第一步便是确定 IC 的目的、效能为何,对大方向做设定。 设计完规格后,接着就是设计芯片的细节了。 有了完整规画后,接下来便是画出平面的设计蓝图。 最后,将合成完的程式码再放入另一套 EDA tool,进行电路布局与绕线(Place And Route)。 在经过不断的检测后,便会形成如下的电路图。图中可以看到蓝、红、绿、黄等不同颜色,每种不同的颜色就代表着一张光罩。至于光罩究竟要如何运用呢? 层层光罩,叠起一颗芯片。一颗 IC 会产生多张的光罩,这些光罩有上下层的分别,每层有各自的任务。 芯片的正向设计 在工程技术人员的脑海中,产品的设计过程都是从无到有,即在工程技术员的脑海中构思产品的外形,技术参数,性能等,然后通过绘制图建立产品的三维数字化模型,最终将这个模型转入到制造流程中,这就是芯片的正向设计。 芯片的正向设计流程 一、总体规划 随着集成电路设计规模的不断扩大,出现了很多成熟的常用设计模块,也被成为IP核,现在芯片正向设计,不再是完全从0开始,都是基于某些成熟的IP核,并在此基础之上进行芯片功能的添加。芯片正向设计依然是从市场未来需求着手,从开发成本和预期收益来衡量是否进行芯片的开发的。明确市场未来需求之后,就将这些需求转化为芯片的各项重要参数指标,然后进行任务划分,模拟设计师负责模拟,数字设计师负责数字。个人对于模拟部分不太熟,所以就略过。重点总结数字设计部分,当然这部分也不是很熟,因为没有真正做过。 二、架构/算法 现在数字电路在芯片中占有极大的比重,数字逻辑也变得越来越复杂,所以必须从架构和算法上进行考虑。个人所略知的关于芯片架构的是,架构可以分为三种大的方向: 1,数据流; 2,控制流, 3,总线流。 算法都是以数据处理为主要目的的,所以这些算法都要求有较强的数学功底。做算法开发,主要工具为MATLAB,都是先在MATLAB上做原型开发验证,再转化为RTL级的代码。结合架构和算法,将芯片的总体结构搭建出来,为后续的工作做好了准备。 三、RTL代码 当算法工程师把芯片架构设计好,各种算法在MATLAB上通过了验证,以及其他必要条件的考量之后,便将工作交接给ASIC工程师去做RTL代码的翻译工作,就是将MATLAB上的算法翻译成RTL。 四、仿真验证 这一步的工作比较关键,可以说是设计部分的第一个分水岭。仿真验证,视不同的公司,不同的项目,复杂度有非常大的不同。 五、工艺选择 正向设计在一开始的整体规划中就要考虑工艺的问题,这涉及到有关工艺的相关知识,有些工艺就是特别为某种类型的芯片而开发的。 六、综合、时序&功耗分析 这一步是在RTL仿真验证完之后进行,当然还有一个前提,制造工艺必须选定,否则,如果中途换了工艺,这部分的工作还得重新来做,这样将会消耗特别多的时间。 七、 形式验证 综合出来的网表正确与否如何判定呢?这需要用到形式验证技术,该技术与RTL的仿真不同,它是从数理逻辑出发,来对比两个网表在逻辑上的等效性。如果等效,则综合的网表就是符合要求的。 八、自动布局布线 这个步骤严重依赖于软件和经验,目前常用的软件为Cadence Encounter不同版本的自动布局布线软件名字可能不一样。 传统以来,工业产品的开发均是循著序列严谨的研发流程,从功能与规格的预期指标确定开始,构思产品的零组件需求,再由各个元件的设计、制造以及检验零组件组装、检验整机组装、性能测试等程序来完成,此为芯片正向设计的由来。   当把一颗芯片设计出来之后,接下来便是芯片制造了。设计和工艺都是芯片制造的两大难点,两者一定程度上相辅相成。在这里我们就不详细介绍芯片制造的过程了。 过去三十年,人类经历了数字化、互联网和移动互联网等信息技术变革,背后关键的推手,就是以处理器为代表的计算技术的飞速进步。因此,即使是在芯片产业全球化的背景下,也需认识到,国产处理器的创新能力代表了一个国家对新一代信息技术的掌控能力。当大数据、人工智能、5G浪潮席卷而来,新一轮计算革命已然到来,全球处理器行业正面临全新的挑战。

    时间:2019-11-28 关键词: 集成电路 芯片设计 ic

  • 芯片丨联发科第三季度净利润达16亿元 同比增长2.5%

    10月30日消息,芯片设计公司联发科今日发布了第三季度财报。报告显示,联发科第三季度净利润为新台币69.02亿(约合人民币16亿元),同比增长2.5%。 合并营业收入 联发科称,本公司2019年9月30日结算之第3季营业收入净额为新台币672亿2千4百万元,较前季增加9.2%,较去年同期增加0.3%。本季营收较前季增加,主要因智能手机新产品放量及消费性电子季节性需求回升。 合并营业毛利与毛利率 本季营业毛利为新台币282亿9千万元,较前季增加9.7%,较去年同期增加9.5%。毛利率为42.1%,较前季增加0.2个百分点,较去年同期增加3.6个百分点。本季毛利率较前季及去年同期增加,主要因有利的产品组合。 合并营业费用 本季营业费用为新台币212亿6千1百万元(占营业收入31.6%),前一季营业费用为新台币196亿4千7百万元(占营业收入31.9%),去年同期则为新台币195亿1千5百万元(占营业收入29.1%)。本季营业费用较前季增加,主要因研发投入及与营收成长相关的费用增加。本季营业费用较去年同期增加,主要因研发投入增加。 本季营业费用主要项目包括: 研究发展费用新台币165亿9千万元(占营业收入24.7%),高于前一季之新台币154亿7百万元,高于去年同期之新台币148亿9千万元。 推销费用新台币30亿2千4百万元(占营业收入4.5%),高于前一季之新台币25亿7千4百万元,高于去年同期之新台币29亿8百万元。 管理费用新台币16亿4千7百万元(占营业收入2.4%),低于前一季之新台币16亿6千5百万元,低于去年同期之新台币17亿1千6百万元。 合并营业利益与营业利益率 本季营业利益为新台币70亿2千9百万元,较前一季增加14.4%,较去年同期增加11.4%。本季营业利益率为10.5%,高于前一季之10.0%,及去年同期之9.4%。 合并营业外收支与所得税 本季营业外净利益为新台币9亿1千8百万元,占营业收入1.4%,主要来自利息与股利收入。本季所得税费用为新台币10亿4千5百万元。 合并本期净利、合并本期净利率与每股盈余 本季本期净利为新台币69亿2佰万元,较前一季增加6.1%,较去年同期增加2.5%。本季本期净利率为10.3%,低于前一季之10.6%,高于去年同期之10.0%。每股盈余为新台币4.38元,前一季每股盈余为新台币4.11元,去年同期则为新台币4.30元。本季本期净利与每股盈余较前季增加,主要因本季营收及毛利较前季增加。本期净利率较前季略低,主要因前季有一次性的业外处分利益。本季本期净利、本期净利率与每股盈余较去年同期增加,主要因本季毛利提升。 合并现金及金融资产-流动 本季现金及金融资产-流动总计为新台币2,057亿8千6百万元,占总资产的45.3%,前一季现金及金融资产-流动为新台币2,155亿2千2百万元,去年同期则为新台币1,705亿9百万元。金融资产-流动包含基金、债券及衍生性商品等相关金融商品投资。 合并应收帐款 本季应收帐款净额共计新台币304亿5千万元,平均应收帐款周转天数40日(以本季平均应收帐款净额及当季销货收入年化为计算基础),高于前季之39日,低于去年同期之44日。 合并存货 本季存货净额为新台币310亿2千8百万元。本季存货周转天数为73日 (以本季平均存货净额及当季销货成本年化为计算基础),低于前季之78日,及去年同期之83日。 合并营业活动之现金流量 本季营业活动之净现金流入为新台币71亿9千2百万元,前一季净现金流入为新台币141亿3千5百万元,去年同期净现金流入为新台币41亿元。

    时间:2019-11-18 关键词: 联发科 芯片 芯片设计

  • 紫光国微Q3财报营收增加大幅增加

    紫光国微Q3财报营收增加大幅增加

    据消息,紫光国微发布2019年第三季度报告显示,公司实现营收为9.30亿元,同比增长41.38%;归属于上市公司股东的净利润为1.72亿元,同比增长2.54%;扣非净利润为1.57亿元,同比增长224.70%。公司集成电路业务继续保持了良好的发展趋势,前三季度的营业收入和净利润均实现了大幅增长,市场地位进一步提升,同时公司积极布局智能物联领域的新应用,为持续健康发展提供新动能。 财报显示,2019年前三季度,紫光国微实现营业收入24.89亿元,同比增长45.48%;归属于上市公司股东的净利润3.65亿元,同比增长26.88%;归属于上市公司股东的扣除非经常性损益的净利润3.75亿元,同比增长146.94%。 值得注意的是,报告期末,公司短期借款余额为1.49亿元,较年初增长比例高达1087.69%,紫光国微称主要系公司集成电路业务经营规模增长,运营资金需求增加所致。 根据公告,报告期内,营业收入金额为2489007395.37元,较上年同期增长45.48%,主要系公司集成电路业务经营规模增长所致。经营活动产生的现金流量净额为-238697128.40元,较上年同期下降126.82%,主要系公司为扩大市场份额适当延长客户账期以及备货增加需要扩展供应商账期缩短所致。 另外,紫光国微预计2019年度的经营业绩将同比上升,归属于上市公司股东的净利润4亿元-5.05亿元,同比增长15%-45%,业绩变动原因是集成电路设计业务经营规模和业绩均保持了快速增长。 紫光国微半年报显示,报告期内,公司实现营业收入15.59亿元,较上年同期增长48.05%;实现归属于上市公司股东的净利润1.93亿元,较上年同期增长61.02%;实现归属于上市公司股东的扣除非经常性损益的净利润2.18亿元,较上年同期增长110.66%。 相较于紫光国微的半年报业绩来看,其集成电路业务继续保持了良好的发展趋势,前三季度的营业收入和净利润均实现了大幅增长,同时公司积极布局智能物联领域的新应用,为持续健康发展提供新动能。 今年7月,紫光国微董秘杜林虎在接受采访时表示,上半年特种集成电路业务效益显著,助力业绩增长;下半年公司将聚焦芯片设计核心业务,同时拟收购紫光联盛,与公司智能安全芯片业务形成较好的协同作用。 9月30日,紫光国微公告,公司因筹划以发行股份的方式购买北京紫光联盛科技有限公司100%股权的重大资产重组事项有新进展。 公告称,近日,财政部已出具《对紫光国芯微电子股份有限公司和西藏紫光神彩投资有限公司资产重组可行性研究报告的预审核意见》,原则同意本次资产重组事项。 据了解,紫光国微主营产品为集成电路芯片设计与销售,涉及智能安全芯片、高稳定存储器芯片、FPGA、功率半导体器件、超稳晶体频率器件等领域。 此外,随着5G商用的来临,紫光国微还加大5G终端用高基频晶体和小型化晶体、5G通讯用OCXO1409恒温振荡器和小型化VCXO振荡器等新品的开发,提升自动驾驶用压控频率模块、网络通讯用恒温振荡器及其配套的恒温晶体和SC-Cut晶片、高压电网故障检测模组等新产品的产能,进一步开拓5G移动通讯、车用电子、工业控制、智能电表等新市场领域,积极对接国内通讯厂商频率组件国产化需求,加强集团内部产业合作,全力推动业务的健康、持续发展。

    时间:2019-10-25 关键词: 集成电路 芯片设计 厂商动态

  • 芯片|卓胜微今天跌停报337.46元 成交额10.79亿元

    10月8日消息,深交所上市公司、芯片设计公司卓胜微(SZ:300782)今天跌停报337.46元。 股票行情网站显示,卓胜微今天成交量30703手,成交额10.79亿元,换手12.28%。卓胜微流通市值为84.37亿元,总市值337.46亿元。 过去52周,卓胜微股价最低为42.24元,最高为398.93元。卓胜微在9月24日达到前期高点。 卓胜微电子2012年创建成立,总部设立在江苏无锡,并在上海、深圳、成都等地建立了分公司,公司专注于射频领域集成电路的研发和销售。卓胜微的射频前端芯片应用于三星、小米、华为、联想、魅族、TCL等终端厂商的产品。

    时间:2019-10-24 关键词: 芯片 芯片设计 射频前端 卓胜微

  • 芯片丨联发科今年9月营收达54亿元 同比增加1.69%

    10月10日消息,芯片设计公司联发科刚刚公布了9月营收报告。报告显示,联发科今年9月营收为新台币234.94亿元(约合人民币54亿元),同比增加1.69%。 联发科今年前9月营收合计为新台币1815亿元,同比增长2.45%。 联发科还表示,今年营收数据系内部结算,未经会计师核查。联发科未披露更多消息。 公开资料显示,联发科专注于无线通讯及数字多媒体等技术领域。其提供的芯片整合系统解决方案,包含无线通讯、高清数字电视、光储存、DVD及蓝光等相关产品。

    时间:2019-10-22 关键词: 联发科 芯片 芯片设计 联发

  • 英特尔全新的先进封装技术

    英特尔全新的先进封装技术

    为了更好地面向以数据为中心的、更加多元化的计算时代,英特尔围绕自身在半导体技术和相关应用方面的能力提出了构建“以数据为中心”战略的六大技术支柱,即:制程和封装、架构、内存和存储、互连、安全、软件。而制程和封装作为六大技术支柱的首个要素,实际上对其他五大要素来说是重要的核心,也是其他技术支柱发展的重要基础。封装不仅仅是芯片制造过程的最后一步,它也正在成为芯片产品性能提升、跨架构跨平台、功能创新的催化剂。 日前,半导体IDM大厂英特尔在上海召开了先进封装技术解析会,详细介绍了其在今年7月推出的一些列全新封装技术架构的亮点和意义,其中就包括其在2018年12月举行的“架构日”上宣布的3D封装技术Foveros。 该举动显示,在制程和封装领域,英特尔正以跨晶体管、封装和芯片设计的协同优化快速革新。 为什么像英特尔、台积电这样的一直引领半导体产业制程技术发展的厂商都不约而同地把目光聚焦到先进的封装测试技术上呢? 放缓的摩尔定律 自第一颗集成电路发明至今,集成电路相关产业已经走过了60年的发展历史。在这60年中,半导体制程技术在摩尔定律的指引下,一路狂奔。 在过去摩尔定律的黄金时期,随着制程的进化,同样的芯片的制造成本会更低,因为单位面积晶体管数量提升导致相同的芯片所需要的面积缩小。所以制程发展速度如果过慢,则意味着芯片制作成本居高不下,导致利润无法扩大。因此,摩尔定律背后的终极推动力其实是经济因素。 不过,最近几年随着制程技术开始跨入10纳米以下的极限领域,受制于工艺、制程和材料的瓶颈,摩尔定律开始呈现疲态。一味的追求先进制程并不能使厂商的经济收益得到最大化。 所以,纯晶圆代工的格芯和联电已经先后宣布终止高端先进制程的研发,止步14纳米,而英特尔在从14纳米向10纳米过渡的过程中也是几经周折。 台面上,目前还在继续研究且有能力部署10纳米以下高端先进的厂商只剩台积电、三星、英特尔三家厂商。 不可否认的是,单纯从制程技术上来看,虽有这几家厂商勉力维持,但摩尔定律确实放缓了。 于是,如何让芯片的性能继续跟随摩尔定律的脚步发展成为了集成电路业者开始探讨的话题,而高端3D封装就是其中一个新的选择。由此,晶圆制造厂商的竞争也从明面上的制程之争转向先进封装的“暗战”,也就有了前述英特尔、台积电等半导体大厂将目光瞄向3D先进封装的事实。 新的突破口 3D封装是在同一个封装体内于垂直方向叠放两个以上芯片的封装技术,它起源于快闪存储器(NOR/NAND)及SDRAM的叠层封装,目前在NAND相关产品领域应用较为成熟。 3D封装改善了芯片的许多性能,如尺寸、重量、速度、产量及耗能。 一般认为,3D封装发展可能会经历以下几个阶段:具有TSV和导电浆料的快闪存储器晶圆叠层得快速发展;随后会有表面凸点间距小至5μm的IC表面-表面键合出现;最后,硅上系统将会发展到存储器、图形和其它IC将与微处理器芯片相键合。 从发展趋势来看,3D封装为各类芯片的异质整合提供了可能,所以被认为是摩尔定律能够延续的新的突破口。 图片来源:英特尔 英特尔在此次解析会上强调其3D封装技术在封装过程中要达到低功耗、高带宽、高性能三大要求。为此,英特尔全面布局了3大全新的封装技术架构: 第一是Co-EMIB技术:基于2D封装的EMIB和3D封装的 Foveros,利用高密度的互连技术,实现高带宽、低功耗,并实现有竞争力的 I/O 密度,全新的 Co-EMIB技术可连结更高的计算性能,能够让两个或多个 Foveros 元件互连,基本达到单晶片性能。 第二是英特尔的互连技术ODI,提供封装中小芯片之间,无论是芯片或模块之间的水平通信或是垂直通信,互联通信都有更多灵活性。 第三是MDIO:是基于先进介面汇流排 AIB( Advanced Interface Bus )发布的 MDIO 全新裸片间接口技术。MDIO 技术支持对小芯片 IP 模块库的模块化系统设计,能够提供更高能效,实现 AIB 技术两倍以上的速度和带宽密度。 这其中核心的部分是英特尔的Foveros技术,该技术通过在水平布置的芯片之上垂直安置更多面积更小、功能更简单的小芯片来让方案整体具备更完整的功能。 例如我们可以在CPU之上堆叠各类小型的IO控制芯片,从而制造出兼备计算与IO功能的产品;或者,我们可以干脆将芯片组(南桥)与各种Type-C、蓝牙、WiFi等控制芯片堆叠在一起,制造出超高整合度的控制芯片。按照英特尔的规划,未来基于Foveros的3D叠加和EMIB的2D叠加这些都在产品路线图上。 有了堆叠方式和架构,英特尔Co-EMIB、ODI、MDIO等互联技术就成为了3D堆叠、甚至3D/2D整合的过程中实现芯片互联且保持灵活性的关键。 英特尔封装技术路线图,图片来源:英特尔 基于这些先进的封装技术和架构,英特尔表示能够为客户提供各类低功耗、高带宽、高性能的产品。 目前,英特尔第一个采用Foveros封装技术的“ Lakefield ”处理器已经发布。 据介绍,Lakefield是一款针对移动PC的产品,基于英特尔最新的10nm工艺制造,采用Foveros 3D混合封装,集成了一个大核心CPU和四个小核心CPU。 此外,Lakefield还集成了英特尔第11代的核显,以及第11.5代IPU图像处理单元,可以提供从图像输入到显示设备端到端的数据流信号处理的全面支持。支持4×16-bit LPDDR4内存控制器以及多个I/O模块。 Lakefield面向便携式设备,虽有5个核心,但是整个芯片的大小还没有一枚硬币大,并且待机功耗仅有2mW,最大功耗才7W。高达3.1GHz的频率也能够让其处理一些基础的工作。 从参数来看,基于英特尔Foveros 3D封装的Lakefield芯片确实能够大幅提升性能降低功耗,这也算是为延续摩尔定律提供了新的方向。 英特尔的优势 当然,客户或消费者在购买技术或产品的时候不仅仅只是看性能而已。 事实上,半导体科技产业正在经历非常快速的市场转型,过去以硬件和终端为中心的商业模式正在加速向以数据为中心的智能互联世界转变。 随着现代社会的数据量越来越庞大,英特尔也在围绕这几大挑战发力,并且着手开发新的技术以及解决方案,以期能够满足新的商业模式的需求。 全新封装架构和3D封装技术的推出就是英特尔应对制程困境和新的商业环境的具体体现。 从技术层面来看,英特尔Foveros技术对于产业最大的优势在于它可以将过去漫长的重新设计、测试、流片过程省去,直接将不同厂牌、不同IP、不同工艺的各种成熟方案封装在一起,从而大幅降低成本并提升产品上市速度。同时,这种整合程度的提升也能够进一步缩小整体方案的体积,为万事万物的智能化、物联网化打开全新的大门。 与此同时,提供Co-EMIB、ODI、MDIO三大互联技术则是英特尔相比其它3D封装技术来说最大的不同,也是其优势之一。 当然,英特尔最大优势其实来自于其产业链的整合能力,在异构集成时代,IDM的模式让英特尔的优势显化。 英特尔六大技术支柱,图片来源:英特尔 这两年,​英特尔在多个场合提出了制程和封装、架构、内存和存储、互连、安全、软件为基础的六大技术支柱战略,以应对未来数据量的爆炸式增长、数据的多样化以及处理方式的多样性。 毫无疑问,封装技术被英特尔放在了和制程同等重要的最基础的位置,是其他五大支柱的支撑,也是英特尔参与市场竞争的核心优势。 先进封装技术可以实现垂直以及横向的同时互连,并且允许将不同的逻辑计算单元整合在一个系统级封装里,这是英特尔先进封装技术一个非常显著的优势。在面向“以数据为中心”的计算时代,英特尔先进封装技术与世界级制程工艺结合,将成为芯片架构师的创意调色板,引领半导体行业持续向前。

    时间:2019-10-16 关键词: 芯片设计 技术前沿 3d封装 foveros技术

  • 关于设计公司等企业看芯片设计业发展

    关于设计公司等企业看芯片设计业发展

    近年来随着中兴华为事件后自主可控国策的推出和科创板的开设,国内集成电路设计公司股价、市值和未上市公司估值都有大幅度提升,那么资本市场的热宠后面,到底反应了什么样的产业发展模式呢?其他的芯片设计企业,如何通过资本市场中披露的信息去对自己的发展模式进行基准对比(benchmark)呢? 中秋节假期后的第一个交易日成为了一个好的观察窗口,根据9月16日的收盘价,华兴万邦排出来国内十大市值纯芯片设计公司。纯芯片设计公司的定义是目标研究公司必须采用无晶圆厂半导体公司模式,同时营业收入中系统产品销售收入、其他元器件产品销售收入或者分销收入等不超过总收入的40%。 A股十大市值纯芯片公司列表 排名股票名称股票代码9月16日总市值(亿元)2019年中期营入(亿元)同比增长2019年中期利润(亿元)同比增长 1汇顶科技603160899.628.87107.91%10.17806.05% 2澜起科技688008802.38.7923.98%4.5142.38% 3兆易创新603986480.712.028.63%1.87-20.24% 4晶晨股份688099362.011.2910.85%1.06-16.61% 5紫光国微2049352.615.5948.05%1.9361.02% 6卓胜微300782341.05.1599.08%1.53119.52% 7睿创微纳688002222.02.54118.92%0.65102.77% 8博通集成603068172.03.0023.79%0.526.13% 9圣邦股份300661158.52.963.99%0.6047.19% 10景嘉微600474152.82.5734.54%0.7723.33% 注:市值数据基于2019年9月16日收盘价 从上表中可以看出,十大市值芯片设计公司市值起点是150亿元,同时这些公司主要集中在三个区段,即市值为800亿及以上、市值在200亿-500亿、市值在100亿-200亿三个区段。前两个区段中的上市公司预计2019年销售收入都可能超过10亿元,而后面一个区段中的上市公司2019年营业收入多数都会集中在5、6亿元。 除了市值背后的销售收入和利润,这些公司还有哪些共同特征呢?华兴万邦总结了以下三个方面的特征: 细分市场的冠军或者领头羊,同时靠创新技术与产品而不是牺牲毛利的低价替代策略获取市场份额,典型的代表是市值均在800亿及以上的汇顶科技和澜起科技。以汇顶科技为例,该公司于2018 年下半年在全球率先推出屏下光学产品并获终多品牌和机型采用,目前客户包括华为、小米、OPPO、vivo、一加、联想、魅族等公司和64款机型。 屏下光学指纹芯片的平均单价(ASP)较传统电容式指纹芯片提升 4-5 倍,从而带动汇顶营收和毛利的双重提升,其第二季度整体毛利率达 61.9%,比一季度提升了0.5%,直逼国际芯片设计公司毛利率。而随着销售放量带来晶圆加工量阶梯上升,汇顶的毛利率还有可能稳中有升。 做一个细分市场的领头羊,不仅要求具有领先的创新能力和强大的人才队伍,而且对企业的市场营销能力是一个考验。过去国内芯片公司多采用替代策略,产品定义基本按照竞品的规格而定,但是作为推动一个细分行业发展的领先企业,能够与顶级客户、标准组织对话或者行业组织一起定规格和指标,这是一家企业的整体实力、尤其是市场营销领先性的另一个体现。     图片来自汇顶科技网站 面对国家和产业的痛点以及自主可控的国策,在填补空白的基础上积极推出创新产品,从高毛利的特种市场出发走向商用市场,其中的典型案例包括紫光国微的现场可编程门阵列(FPGA)特种芯片、景嘉微的图形处理器(GPU)/图形显控等产品。这是基于生态的商业模式,也代表了产品加服务的运营模式。 以紫光国微为例,公司上半年营收和归母净利润同比高增长主要源于特种集成电路和智能安全芯片业务的增长拉动。上半年,公司特种集成电路业务实现营收 4.99亿元,同比增长 117.01%,毛利率 73.22%,同比增长 12.76个百分点;智能安全芯片业务实现营收6.07亿元,同比增长 30.32%。 成就一家成功的芯片设计公司不仅仅需要技术。从芯片行业的规律来讲,开发FPGA和GPU这些芯片正在变得越来越容易,例如可以从Achronix公司购买到设计FPGA的嵌入式FPGA半导体知识产权(IP),也可以从Imagination公司购买到通用GPU半导体知识产权(IP),通过购买这些IP可以大大加快设计周期和提升成功率。但是集成电路产业在面对不同的市场时,需要不同的产业生态和公司基因。     图片来自紫光国微网站 面对当前复杂的国际形势和产业纷争,中国未来的国家安全、经济安全和信息安全等需要大量的自主可控芯片,不过能否在特种市场上实现产品+服务的商业模式是一家公司基因决定的。 红海蓝海市场里杀出一条血路,只要是海而不是池塘就放手一搏,顶住国际竞争对手带来的压力,通过锁定重要客户而获得成功。比如在微控制器(MCU)市场里,瑞萨、NXP、STM和Microchip等公司如日中天,在射频芯片市场中Qorvo、Skyworks、春田和新博通等公司更是高度垄断市场,但是诸如兆易创新和卓胜微等公司还是打开了自己的市场。 以卓胜微为例,该公司虽然没有在科创板上市,但是在上市之后的亮眼度与科创板芯片公司相比毫不逊色。卓胜微近年来不断基于现有客户需求推出多款新产品和新型号,并以优异的性能得到客户广泛认可。在开拓新客户方面,目前公司已通过考核成为华为供应商。该公司在2019 年上半年射频开关销售收入为 4.05 亿(+93.11%),射频低噪声放大器(LNDA)实现销售收入 1 亿(+134.07%),射频滤波器也已经得到客户认证并开始实现销售收入。更可贵的是,在与国际、国内竞争对手过招的同时,该公司的综合毛利率提升至 52.92%。     海的宽阔可以给每个人带来机会,但是在大海里游泳一定要有持久的体能和明晰的策略,集成电路是一个既比研发、又比规模、还比毛利率的行业,像卓胜微这样通过贴近客户做开发,通过不断完善自我赢得更好、更多客户的策略获得了成功,不仅在近年来国内蓬勃发展的射频芯片公司群体中脱颖而出,还赢得了超过300亿元的市值,从另一个侧面也证明了射频芯片公司的价值。 事物的另一面:为什么市值如此的低? 与十大市值芯片设计公司明晃晃的高市值相比,国内芯片设计公司、尤其是一些老牌芯片设计公司却只有极低的市值。当然,这些公司并不在A股上市,因为A股芯片设计公司的市值起点是30多亿元,而在30亿元到十大市值的起点150亿元之间还有诸如全志科技、乐鑫科技、富瀚微、振芯科技、国民技术、东软载波、北京君正、国科微、晓程科技等等芯片设计公司。 市值最低的国内芯片设计公司是一些由于历史原因在海外上市的芯片公司,尤其是一些老牌芯片设计公司,包括在港股上市的上海复旦微电子(01385.hk)和中电华大科技(00085.hk),但这两家公司都是年销售收入超过10亿元的规模化芯片设计公司。 9月16日,上海复旦的收市市值为55.56亿港元(约合50.1亿元),中电华大科技的收市股价为0.70港元,总市值为14.21亿港元(约合12.8亿元)。中电华大科技的市值远低于任何A股上市的国内芯片设计公司,与同等规模的A股上市芯片设计公司相比实在太少,如9月16日收盘时,与华大中期利润相仿的A股上市公司睿创微纳的市值为222亿元。 老牌芯片设计公司的新挑战 上海复旦微电子集团股份有限公司成立于1998年7月,并于2000年在香港上市,是国内集成电路设计行业第一家上市企业。公司的营收来源主要有两大类。一是集成电路产品的设计、开发与销售。现已形成了安全与识别芯片、非挥发存储器、智能电表芯片、专用模拟电路以及北斗导航芯片五大产品和技术发展系列并提供系统解决方案。二是集成电路产品的测试服务。 截至2019年6月30日止半年度,上海复旦实现收入6.39亿元人民币(单位下同),同比下滑4.83%;毛利2.41亿元,同比减少14.7%;归属于母公司拥有人亏损9731.1万元,而去年同期则是盈利8614.2万元;基本及摊薄每股亏损14.01分。格隆汇等机构对其财报分析,近5个半年报公司净利润率一路下跌。 中电华大科技由中国电子信息产业集团的半导体专业公司华大半导体持有主要股份,其旗下的全资子公司北京华大电子设计有限公司是中国最早的芯片设计公司之一,是上市公司的核心业务和主要收入来源。华大始于上世纪九十年代初的机电部北京集成电路设计中心,是我国最早成立的国有纯芯片设计机构,业界称之为集成电路设计领域的共和国长子。目前华大每年销售智能卡和安全芯片15亿片,比诸如紫光国微和复旦微电子等国内同行都

    时间:2019-09-19 关键词: 芯片设计 微电子 行业资讯

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