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基于SJA1000 IP核的CAN总线通信系统
摘要：分析了CAN总线控制器的工作原理，以SJA1000为模型，提出基于SOPC技术的CAN总线控制器的设计方案，并完成SJA1000 IP核的设计；完成了在Altcra的Cyclone III型FPGA芯片上集成微处理器核、SJA1000 IP核、数据RAM、
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基于BIST的IP核测试方案设计
1 引言 随着半导体工艺的发展，片上系统SOC已成为当今一种主流技术。基于IP复用的SOC设计是通过用户自定义逻辑(UDL)和连线将IP核整合为一个系统，提高了设计效率，加快了设计过程，缩短了产品上市时间。但是随着设
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基于SJA1000 IP核的CAN总线通信系统
基于SJA1000 IP核的CAN总线通信系统
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跨数据中心二层网络——H3C云间互联解决方案
数据中心间通常部署以下三种互联链路，每种互联链路所承载的数据不同，实现的功能不同，如下图所示：三层互联。也称为数据中心前端网络互联，所谓“前端网络”是指数据中心面向企业园区网或企业广域网的出
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跨数据中心二层网络——H3C云间互联解决方案
数据中心间通常部署以下三种互联链路，每种互联链路所承载的数据不同，实现的功能不同，如下图所示：三层互联。也称为数据中心前端网络互联，所谓“前端网络”是指数据中心面向企业园区网或企业广域网的出
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Altera以太网路IP核心 降低FPGA设计难度
Altera推出40Gbit/s乙太网路(40GbE)和100Gbit/s乙太网路(100GbE)矽智财(IP)核心产品。这些核心能高效率的建构需大传输量标准乙太网路连接的系统，包括晶片至光模组、晶片至晶片及背板应用等。Altera媒体存取控制(MAC
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基于SOPC的红外解码IP核设计与实现
摘要：提出一种红外解码IP核在SoPC系统中的设计与实现方案，重点研究红外系统的数据编码和传输机制，红外解码电路的HDL设计，IP核的制作及在SoPC系统中的应用。该方案的红外发送接收芯片分别是TC9012和DS338S，在DE2
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基于SOPC的红外解码IP核设计与实现
基于SOPC的红外解码IP核设计与实现
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TAKUMI 图象IP核参考设计可用于S2C原型验证平台
21ic讯 S2C宣布，一家总部位于日本的高级图形知识产权（IP）供应商，TAKUMI 公司，已成功在S2C基于FPGA的快速原型验证系统上实现了一系列图形IP核，包括GS3000和GSV3000 IP核。这些TAKUMI IP核已在FPGA里充分验证，可
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电子及电工测试技术的发展趋势分析
导读：这些年来，由于产品的设计的高精度和高性能产品对元器件的质量有比较高的要求，因此元器件等产品的高可靠性就成为人们考考虑的主要问题，处于对这种情况的考虑，基于目前测试技术的提高，我们将探讨一下将来各
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CAST公司宣布对JPEG编码器IP核进行优化
半导体IP供应商CAST公司今日宣布对其提供的JPEG编码器IP核进行功能及性能优化。系统设计师现在有两个速率控制选项可以选择，用于调试JPEG压缩功能的特定应用程序：·有限缓冲，基于模块的速率控制可为缓冲和传
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AMBA总线SoC系统IP核的即插即用研究
AMBA总线SoC系统IP核的即插即用研究
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基于VHDL语言的IP核验证
引言 在IC(integrated circuit．集成电路)发展到超大规模阶段的今天，基于IP(Intellectual Property，知识产权)核的IC设计及其再利用是保证SoC(system onchip，片上系统)开发效率和质量的重要手段。如果能
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基于VHDL语言的IP核验证
基于VHDL语言的IP核验证
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Xilinx丰富 FEC IP核鼎助网络运营商降低运营和资本支出
21ic讯 赛灵思公司在摩纳哥格里马尔迪会议中心举行的 2012 年 WDM 和下一代光网络大会上宣布推出前向纠错 (FEC) IP 核的延伸系列。该系列产品包括 GFEC、eFEC 和高增益 FEC（xFEC）解决方案，用于控制信号传输错误，
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Xilinx推出前向纠错IP核的延伸系列
21ic讯 赛灵思公司（Xilinx, Inc.）在摩纳哥格里马尔迪会议中心举行的 2012 年 WDM 和下一代光网络大会上宣布推出前向纠错 (FEC) IP 核的延伸系列。该系列产品包括 GFEC、eFEC 和高增益 FEC（xFEC）解决方案，用于控
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关于quartus生成IP核的仿真出错问题的解决
对MegaCore的生成从头至尾操作了一遍，说实话很是复杂，不过，大家都知道quartus的IP可以直接拿来用的，大大节省了开发时间，而且其代码是绝对优化的;所有的前奏都操作成功，设置没什么问题，开始对生成的fft.vhd文件
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关于quartus生成IP核的仿真出错问题的解决
关于quartus生成IP核的仿真出错问题的解决
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基于FPGA的DDS IP核设计
摘要：以Altera公司的QuartusⅡ7．2作为开发工具，研究了基于FPGA的DDS IP核设计，并给出基于Signal TapⅡ嵌入式逻辑分析仪的仿真测试结果。将设计的DDS IP核封装成为SOPC Builder自定义的组件，结合32位嵌入式CPU软
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电子电工测试技术的发展趋势
导读：这些年来，由于产品的设计的高精度和高性能产品对元器件的质量有比较高的要求，因此元器件等产品的高可靠性就成为人们考考虑的主要问题，处于对这种情况的考虑，基于目前测试技术的提高，我们将探讨一下将来各
