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  • 雄狮苏醒:英特尔发力反击

    雄狮苏醒:英特尔发力反击

    芯片市场变化莫测,几年前还是英特尔一家独大,而近几年,后起之秀,来势汹汹,迅速在市场中占据了有利地位,其中AMD的崛起,就让行业巨头英特尔感受到了威胁。 AMD Ryzen彻底刺痛了Intel,懒散多年的巨头终于开始发力了,Skylake-X发烧级、Coffee Lake主流级新平台都加速提前登场,规格也是突飞猛进。 Intel已经宣布将于21日向世人展示第八代酷睿(Coffee Lake),从目前看i7/i5系列要全面上六核心,i3系列则是四核心,比现在直接提高一个档次。 新的主流旗舰是Core i7-8700K,根据此前说法拥有六核心十二线程、12MB三级缓存,基础频率3.7GHz,睿频加速最高4.7GHz并可超频,集成GT2级别核芯显卡,内存支持双通道DDR4-2666(可超频),热设计功耗95W。 它之下还有Core i7-8700,以及六核心六线程的Core i5-8500K/8400。   i7-8700K 今天有贴吧网友首次曝光了Core i7-8700K的实物照片,三颗并列,都展示了底部情况。   i7-7700K 对比目前的Kaby Lake Core i7-7700K可以看出,新处理器依然还是LGA1151封装接口,触点甚至电容布局都没有丝毫变化。 但是很可惜,华擎此前已经确认,八代Coffee Lake需要搭配新的Z270主板,而不兼容现在的200系列主板,据说原因是Intel重新设计了电路,主板不得不变。   另一张BIOS屏摄图确认了Core i7-8700K的主频为3.7GHz。   接下来是性能,CPU-Z 1.78跑分单线程2323、多线程13980。   作为对比,根据我们的测试,现在的Core i7-7700K可以跑出2268、10110分,也就是说新一代单线程能基本不变,但多线程性能可以提升接近40%!——多了俩核心四个线程就是管用。   这样的多线程表现,已经完全盖过此前的发烧级六核心十二线程Core i7-5930K,距离上代旗舰十核心二十线程的Core i7-6950X也只差10%多点。

    时间:2017-08-09 关键词: Intel 性能 core i7-8700k 厂商动态

  • 英特尔使用Dual Core双核品牌遭起诉

        北京时间9月4日消息,据国外媒体报道,一家名为“DualCor”的美国公司近日提起诉讼,指控英特尔在品牌中使用“Dual Core”(双核)的行为侵犯了其商标权。   DualCor于8月31日向圣何塞地方法院提起诉讼,指控英特尔侵犯了其商标权,希望法院禁止英特尔使用“Dual Core”品牌。DualCor创建于2000年12月,最初采用的名称为“GCVI”,于2003年12月更名为“DualCor科技”。据DualCor称,该公司拥有一项专利技术,可以通过使用多个CPU协同工作,达到提升计算机处理能力、效率和便携性的目的。   DualCor于2004年5月注册了“DualCor”商标,该公司在诉状中称,英特尔早在2003年12月就知道“DualCor”这一名称存在。DualCor表示:“考虑到我们的产品具有出色的质量和品质,英特尔使用‘Dual Core’这一品牌可能会给消费者带来困扰、错误、甚至欺骗。”   DualCor希望获得100万美元赔偿,同时禁止英特尔继续使用“Dual Core”品牌。

    时间:2007-09-01 关键词: 英特尔 dual core 行业资讯

  • 英特尔否认Core i7芯片存在TBL验证瑕疵

    英特尔否认Core i7芯片存在TBL验证瑕疵

        12月3日消息,互联网上的传言说,英特尔最新发布的Core i7芯片存在一个技术故障。这个技术故障同以前影响到AMD的Phenom和Opteron芯片内核的故障是一样的。英特尔本周二上午否认了这种传言。    一个最近的Core i7软件程序员手册更新似乎指出这种芯片存在一些与TLB(快速重编址缓冲器)有关的问题。但是,英特尔称,事情并非如此。    英特尔的文件称,在极少的情况下,不适当的TBL验证可能导致不可预测的系统行为,如系统挂起或者不正确的数据等故障。操作系统开发人员在设计TBL验证算法的时候应该考虑这个文件。对于受影响的处理器,英特尔已经向系统厂商和BIOS厂商提供了一个建议的升级软件,以便把这个升级软件结合到他们的BIOS中,解决这个问题。    几个月前,TBL瑕疵使AMD推迟发布了其四核Opteron处理器芯片,尽管AMD称这个故障在现实实际条件下不会出现。    由于猜测英特尔Core i7芯片出现了与AMD芯片同样的问题,许多人开玩笑地说,英特尔抄袭AMD芯片设计有些太忠实了,连错误也抄袭过来了。    英特尔发言人George Alfs指出,文件中有关段落涉及的Core 2 Duo芯片问题在Core i7芯片发布之前就通过BIOS升级修复了。那个程序员手册是在2007年4月编写的,一直没有进行适当的删改。英特尔称,原来报道这个问题的记者在导报这个问题之前没有与英特尔取得联系。 

    时间:2008-11-30 关键词: 英特尔 core 行业资讯 tbl

  • 英特尔产品路线图曝光 将推Core i7等处理器

    6月16日消息,Dodgytimes网站在网络上公布了英特尔2009年第四季度的产品路线图。这家网站称,这些数据是从台湾地区主板厂商那里获得的。英特尔今年晚些时候将发布一系列新的处理器,包括一款Core i7处理器、一些赛扬芯片和新的单核和双核Atom处理器。 新的Core i7 960处理器运行速度是3.2GHz,将取代当前的950和Core i7 965EE处理器,因为英特尔很难解释为什么要为额外的QPI带宽多花447美元。 英特尔将发布E3000系列赛扬芯片,包括2.4GHz的E3200和2.5GHz的E3300.这两种赛扬芯片都配置了800MHz前端总线和1MB二级缓存,现在还配置了新的和改善的VT-x虚拟化技术。这些产品将在性能和价格方面与AMD的Athlon II X2系列处理器展开竞争。 最后,英特尔Atom 230和330处理器将分别被新的D410和D510所取代,那时候英特尔将推出Pine Trail双芯片平台。这还意味着GMA500图形卡和处理器都安装在一个套件中。正如英特尔几周前说的那样,这些产品将会降低OEM厂商的材料成本和增加利润。 英特尔没有对此消息发表评论。

    时间:2009-06-13 关键词: 英特尔 core 理器 行业资讯

  • Intel明年Q1推6核Core i7 990X处理器

    早在今年8月份的时候,业内就已经有消息称英特尔的下一代Westmere架构32纳米制造工艺6核处理器里将会包含一款Core i7 990X Extreme Edition。规格方面,英特尔Core i7 990X处理器的默认基础主频高达3.46GHz,同时在Turbo自超频推动下还可以达到3.73GHz的超高主频,作为一款高性能6核处理器产品,如此主频下的性能表现已经相当吓人了。 英特尔Core i7 990X处理器TDP最大热设计功耗为130W,它可以支持三通道DDR3内存,并且总计配备了多达12MB的大容量高速缓存。价格方面,预计Core i7 990X处理器的定价将不会低于999美元,不过应该注意的是这款处理器支持超线程技术,可以同时支持多达12条线程,性能强悍自然无须多言。 关于英特尔Core i7 990X处理器,我们最关心的还是它的正式上市日期。日前有国外消息报道,英特尔预计将于2011年第一季度正式推出Core i7 990X处理器。不过作为一代桌面神U,英特尔Core i7 990X未必可以神气太长的时间,据称到2011年第二季度英特尔方面预计还会推出一款主频更高的新版Core i7处理器产品,该处理器同样基于32纳米的Westmere架构,同样属于英特尔顶级的Extreme Edition系列,同样采用了6核心设计,总而言之Core i7 990X的风头很可能在上市一个季度左右之后即被自家师弟盖过。  

    时间:2010-11-22 关键词: Intel 明年 core i7 理器 行业资讯 990x

  • Wind River针对第二代Intel® Core™处理器强化多核软件功能与支持

    风河(Wind River)日前宣布,其多核软件解决方案已针对第二代Intel® Core™处理器系列产品进行进一步优化,并提供商业化的正式支持,同时也将提供可广泛支持各类Wind River软件产品线的相关主机板支持套装方案。 根据配合Intel产品开发进程而拟定的长期产品发展蓝图,风河旗下软件将针对第二代Intel Core处理器系列产品提供全面支持,包括Wind River VxWorks、Wind River Linux操作系统平台、Wind River Hypervisor、Wind River Workbench、Wind River Workbench多核片上(On-Chip)调试JTAG工具,以及Wind River Simics模型数据库(Model Library)投产前(Pre-Silicon)支持方案等,都将完整支持第二代Intel Core处理器。此外,这些软件产品背后均有Wind River世界级的全球产品支持及服务能力作为其应用开发作为后盾。风河广泛完善的硬件支持能力,对于航天、国防、工业、医疗、网络等应用市场的客户来说意义格外重大,特别是军用雷达成像设备和医疗监控系统等若干应用领域,都可从中获益匪浅。 Wind River VxWorks产品管理部门副总裁Warren Kurisu表示:“当前市场对于嵌入式设备的图形运算性能以及图像精细程度的要求正呈现急剧升高的趋势,尤其是在航天、国防、工业、医疗用成像系统、网络等应用市场,这一趋势更为显著。通过紧密的集成措施,我们优化了旗下全系列多核软件产品解决方案,以顺利配合第二代Intel® Core™处理器系列产品,由此可以帮助开发人员维持稳健的研发步调并确保其竞争优势,尤其是当他们面对嵌入式设备开发任务且必须应用多核运算环境时,例如高精度视觉影像环境,Wind River优化方案将可提供一次到位的帮助。” Intel嵌入式运算部门产品营销总监Matt Langman则表示:“相较于先前任何一代处理器产品,第二代Intel® Core™处理器系列产品在嵌入式运算性能及功能方面都有更为长足的进步。像风河这样来自我们产业合作伙伴生态系统的厂商所推出的早期解决方案,将可协助我们的客户早一步取得经过优化的软硬件解决方案,进而更快、更顺利地投入市场。” 第二代Intel Core处理器系列产品所提供的强化性能,可有效提升芯片组性能并降低系统功耗,而其中重要的几种内置功能则可进一步提供高精度的视觉影像处理能力。Intel独特的“环”架构(Ring Architecture)可让处理器内置的图形处理引擎与处理器核心部分共同分享运算资源,进而在不消耗更多系统电力的前提下同步提升系统运算及图形处理性能。第二代Intel Core处理器内置的图形处理引擎可针对诸如HD高分辨率影片、3D影像成像、游戏、多任务作业执行、在线社群互动机制以及多媒体等应用范畴,提供强化的视觉影像功能。  

    时间:2011-01-03 关键词: Intel 8482 river wind reg core 理器 行业资讯 强化多

  • Wind River针对第二代Intel® Core™处理器强化多核软件功能与支持

    风河(Wind River)日前宣布,其多核软件解决方案已针对第二代Intel® Core™处理器系列产品进行进一步优化,并提供商业化的正式支持,同时也将提供可广泛支持各类Wind River软件产品线的相关主机板支持套装方案。 根据配合Intel产品开发进程而拟定的长期产品发展蓝图,风河旗下软件将针对第二代Intel Core处理器系列产品提供全面支持,包括Wind River VxWorks、Wind River Linux操作系统平台、Wind River Hypervisor、Wind River Workbench、Wind River Workbench多核片上(On-Chip)调试JTAG工具,以及Wind River Simics模型数据库(Model Library)投产前(Pre-Silicon)支持方案等,都将完整支持第二代Intel Core处理器。此外,这些软件产品背后均有Wind River世界级的全球产品支持及服务能力作为其应用开发作为后盾。风河广泛完善的硬件支持能力,对于航天、国防、工业、医疗、网络等应用市场的客户来说意义格外重大,特别是军用雷达成像设备和医疗监控系统等若干应用领域,都可从中获益匪浅。 Wind River VxWorks产品管理部门副总裁Warren Kurisu表示:“当前市场对于嵌入式设备的图形运算性能以及图像精细程度的要求正呈现急剧升高的趋势,尤其是在航天、国防、工业、医疗用成像系统、网络等应用市场,这一趋势更为显著。通过紧密的集成措施,我们优化了旗下全系列多核软件产品解决方案,以顺利配合第二代Intel® Core™处理器系列产品,由此可以帮助开发人员维持稳健的研发步调并确保其竞争优势,尤其是当他们面对嵌入式设备开发任务且必须应用多核运算环境时,例如高精度视觉影像环境,Wind River优化方案将可提供一次到位的帮助。” Intel嵌入式运算部门产品营销总监Matt Langman则表示:“相较于先前任何一代处理器产品,第二代Intel® Core™处理器系列产品在嵌入式运算性能及功能方面都有更为长足的进步。像风河这样来自我们产业合作伙伴生态系统的厂商所推出的早期解决方案,将可协助我们的客户早一步取得经过优化的软硬件解决方案,进而更快、更顺利地投入市场。” 第二代Intel Core处理器系列产品所提供的强化性能,可有效提升芯片组性能并降低系统功耗,而其中重要的几种内置功能则可进一步提供高精度的视觉影像处理能力。Intel独特的“环”架构(Ring Architecture)可让处理器内置的图形处理引擎与处理器核心部分共同分享运算资源,进而在不消耗更多系统电力的前提下同步提升系统运算及图形处理性能。第二代Intel Core处理器内置的图形处理引擎可针对诸如HD高分辨率影片、3D影像成像、游戏、多任务作业执行、在线社群互动机制以及多媒体等应用范畴,提供强化的视觉影像功能。  

    时间:2011-01-03 关键词: Intel Linux 8482 river wind reg core 理器 强化多

  • Wind River针对第二代Intel® Core™处理器强化多核软件功能与支持

    风河(Wind River)日前宣布,其多核软件解决方案已针对第二代Intel® Core™处理器系列产品进行进一步优化,并提供商业化的正式支持,同时也将提供可广泛支持各类Wind River软件产品线的相关主机板支持套装方案。 根据配合Intel产品开发进程而拟定的长期产品发展蓝图,风河旗下软件将针对第二代Intel Core处理器系列产品提供全面支持,包括Wind River VxWorks、Wind River Linux操作系统平台、Wind River Hypervisor、Wind River Workbench、Wind River Workbench多核片上(On-Chip)调试JTAG工具,以及Wind River Simics模型数据库(Model Library)投产前(Pre-Silicon)支持方案等,都将完整支持第二代Intel Core处理器。此外,这些软件产品背后均有Wind River世界级的全球产品支持及服务能力作为其应用开发作为后盾。风河广泛完善的硬件支持能力,对于航天、国防、工业、医疗、网络等应用市场的客户来说意义格外重大,特别是军用雷达成像设备和医疗监控系统等若干应用领域,都可从中获益匪浅。 Wind River VxWorks产品管理部门副总裁Warren Kurisu表示:“当前市场对于嵌入式设备的图形运算性能以及图像精细程度的要求正呈现急剧升高的趋势,尤其是在航天、国防、工业、医疗用成像系统、网络等应用市场,这一趋势更为显著。通过紧密的集成措施,我们优化了旗下全系列多核软件产品解决方案,以顺利配合第二代Intel® Core™处理器系列产品,由此可以帮助开发人员维持稳健的研发步调并确保其竞争优势,尤其是当他们面对嵌入式设备开发任务且必须应用多核运算环境时,例如高精度视觉影像环境,Wind River优化方案将可提供一次到位的帮助。” Intel嵌入式运算部门产品营销总监Matt Langman则表示:“相较于先前任何一代处理器产品,第二代Intel® Core™处理器系列产品在嵌入式运算性能及功能方面都有更为长足的进步。像风河这样来自我们产业合作伙伴生态系统的厂商所推出的早期解决方案,将可协助我们的客户早一步取得经过优化的软硬件解决方案,进而更快、更顺利地投入市场。” 第二代Intel Core处理器系列产品所提供的强化性能,可有效提升芯片组性能并降低系统功耗,而其中重要的几种内置功能则可进一步提供高精度的视觉影像处理能力。Intel独特的“环”架构(Ring Architecture)可让处理器内置的图形处理引擎与处理器核心部分共同分享运算资源,进而在不消耗更多系统电力的前提下同步提升系统运算及图形处理性能。第二代Intel Core处理器内置的图形处理引擎可针对诸如HD高分辨率影片、3D影像成像、游戏、多任务作业执行、在线社群互动机制以及多媒体等应用范畴,提供强化的视觉影像功能。  

    时间:2011-01-03 关键词: Intel 8482 river wind reg VxWorks core 理器 强化多

  • 基于NiosII的SOPC中EEPROM Controller Core的设计

    1  引言   由于FPGA的出现,使得我们不需要承担较大风险和较高的流片费用将小规模的或处于研发阶段的芯片制成ASIC芯片了。而基于FPGA的SOC——SOPC(可编程片上系统),由于其可编程性,按照用户特定需要构建的SOPC是一个在某种程度上替代SOC的较好方案。Altera公司为其FPGA开发了第二代软核嵌入式处理器NiosII,同时开发了用以构建基于NiosII处理器的SOPC Builder,使得用户可以通过自定义逻辑的方法方便地开发基于NiosII的SOPC系统。SOPC Builder集成在EDA工具QuartusII中,提供了NiosII处理器及一些常用外设接口,如DMA控制器, SDRAM控制器,SPI接口以及锁相环PLL等等,对于一些库中没有提供的模块用户可以自己定义添加。在实际应用中,具有I2C接口的EEPROM有着广泛的运用,本文就是在基于NiosII的SOPC中设计了一个EEPROM Controller Core,用Verilog HDL描述硬件逻辑部分,同时编写相关驱动,下载到Stratix系列的 FPGA中实现了对片外EEPROM A T24C02的读写。  2 基于NiosII的Controller Core   SOPC中的各模块通过Altera公司开发的Avalon总线互连。任何一个挂接在Avalon总线上的模块都必须符合Avalon总线规范,即包含特定的信号类型clk,reset,chipselect,write,writedata等,并满足一定建立保持时间和等待周期的读写模式。一个典型模块的Controller Core由硬件和驱动软件两部分构成。 2.1硬件构成   基于NiosII的Controller Core是用于构建SOPC的基本组件,它由HDL语言描述其硬件逻辑,一个典型的Controller Core由task logic(行为模块),register  file(寄存器),interface(总线接口)三部分组成,它们在逻辑上的关联关系如图1所示: 图1Controller Core在逻辑上的关联关系   interface是顶层模块,与Avalon总线的直接接口;register file:通信模块,对模块内部寄存器读写的通道;task logic:行为模块,实现模块逻辑功能的核心部分。Avalon总线通过顶层接口模块对寄存器进行操作,从而实现对行为模块的访问和控制。 2.2 驱动软件    驱动软件是系统提供给上层应用程序访问底层硬件的通道,由一些特定名称的文件夹和C文件组成,其典型结构和功能如下:   (1)    inc/_regs.h头文件是最底层的也是唯一的硬件接口,定义了与Controller Core相关的数据结构、常量和函数原形等。   (2)    hal/inc/_routines.h头文件包含了实现驱动功能的函数声明等相关信息。   (3)    hal/src/_routines.c示例程序包含了具体实现驱动功能的子函数,用于指导软件开发人员使用该Controller Core。  3  EEPROM工作原理   二线制EEPROM AT24C02是一种采用I2C接口的串行可电擦除可编程只读存储器。因其接线简单且对数据修改具有足够的灵活性,故得到了广泛的应用。 3.1 I2C总线规范   I2C总线是由数据线SDA和时钟线SCL构成,可发送和接收数据。I2C总线在传输数据的过程中共有三种基本类型信号,它们分别是开始信号:SCL为高电平时,SDA由高电平向低电平跳变,开始传送数据。结束信号:SCL为高电平时,SDA由低电平向高电平跳变,结束传送数据。应答信号:接收端在接收到8位数据后,需向发送端发出特定的低电平脉冲,表示已收到数据。 3.2 二线制EEPROM工作原理   基于NiosII的SOPC通过EEPROM Controller Core可对其进行读写操作,读写规则要遵循EEPROM的时序要求。 (1)    EEPROM的写操作   如图2所示,EEPROM Controller发出“启动”信号后,紧接着发送4位I2C总线特征码1010,和3位芯片地址码xxx以及写状态位R/W=0。待接收到片外器件的应答信号ACK后,控制器将跟着发送EEPROM存储单元地址和要写入的数据。EEPROM每收到一个字节的数据,都要发送一个ACK应答信号返回给主机。随后主机发送停止信号,对EEPROM写一个字节的操作完成。 (2)    EEPROM的读操作   如图3所示,EEPROM的读操作包括写地址和读数据两步。控制器首先发送一个“启动”信号和控制字节(包括器件地址和读写状态位R/W=0)到EEPROM,通过写操作设置EEPROM存储单元地址。接着控制器再发送一个“启动”信号和控制字节(此时R/W=1),启动读操作,EEPROM收到信息后将指定单元的数据到发送到SDA线上,控制器收到数据后返回一个NACK信号给EEPROM,随后发送停止信号。 4  EEPROM Controller Core的设计 4. 1 硬件部分的设计 (1) task logic的设计   本设计的task logic行为模块是基于NiosII的EEPROM Controller逻辑功能的核心部分,要实现通过NiosII系统对EEPROM进行读写,就要按照I2C总线规范及EEPROM的读写要求来设计Controller Core。有限状态机是时序电路设计中经常采用的方式,是许多数字电路设计的核心。所以,我们采用状态机来实现控制器的核心逻辑部分。根据串行EEPROM的读写操作时序可知,用5个状态时钟可以完成写操作,用7个状态时钟可以完成读操作。读写状态中有几个状态是一致的,用一个嵌套的状态机即可。状态转移图如图4所示。 图4 状态转移图 (2)register file的设计   register file实际上是NiosII处理器通过软件对硬件进行访问和控制的通道,它由一系列寄存器组成,并规定了如何对其进行读写。Register file中的寄存器是根据task logic中需要完成的特定逻辑功能来设定的,task logic中的数据通过register file中的寄存器传输。本次设计中,register file中设定了控制字、地址及数据存储器ctrl_reg,addr_reg,wr_reg,读取数据存储器rd_reg,其宽度都为8位。 (3)Interface的设计   Interface接口模块是与Avalon总线接口的一个top顶层模块,主要功能是对task logic模块和register file模块进行例化和封装,使其输入输出信号完全符合Avalon总线信号规范,和外接模块的信号规范。本设计中,与Avalon总线接口的信号是:clk, resetn, avalon_chip_select, address, read, write, write_data, read_data;与外接EEPROM接口的信号是:sda, scl。   如图5是EEPROM Controller Core硬件部分设计的modelsim仿真图,根据器件规则,模拟Avalon总线端连续写控制字、地址及数据寄存器,Controller模块根据所写的内容将数据发送到SDA线上,实现对EEPROM的读写。 图5 EEPROM Controller Core硬件部分设计的modelsim仿真图 4. 2 软件部分的设计   EEPROM controller core的硬件部分设计好后,还需要编写相关的驱动程序才能添加到SOPC中使用。其驱动设计如下:   (1)inc中的altera_avalon_ eeprom _regs.h头文件根据NiosII提供的系统读写函数, 定义了读写寄存器的函数原型,如下所示:   #define IOWR_ALTERA_AVALON_EEPROM_CTRL_WRITE(base, data)   IOWR(base, 0, data)   #define IORD_ALTERA_AVALON_EEPROM_DATA_READ(base)         IORD(base, 4)   (2)src中的altera_avalon_eeprom_routines.c文件,对altera_avalon_eeprom_regs.h中定义的基本函数进行调用,编写了实现对EEPROM任意地址读写数据的函数,其中写函数的代码如下:   void altera_avalon_eeprom_write(unsigned int address,alt_u8 ctrl_write,alt_u8 addr_write,alt_u8 data_write)   {    IOWR_ALTERA_AVALON_EEPROM_CTRL_WRITE(address, ctrl_write);    IOWR_ALTERA_AVALON_EEPROM_ADDR_WRITE(address, addr_write);    IOWR_ALTERA_AVALON_EEPROM_DATA_WRITE(address, data_write);   } 5  EEPROM Controller Core的添加   首先,用SOPC Builder中的new component edit添加设计好的Controller Core,将HDL语言描述的文件和驱动软件添加如图6所示,并根据Avalon总线传输规范设置相关的信号线及传输参数。完成后就可将Controller Core添加到SOPC工程,并将其编译下载到FPGA器件中。 图6 HDL语言描述的文件和驱动软件添加   同时,在NiosII IDE环境中,我们可以编写用户应用程序,使用自己添加的器件了。在此,我们调用altera_avalon_eeprom_routines.c定义的函数编写了简单的测试程序,对EEPROM的目标地 址写入数据并从该地址将数据读出,在console控制台中读出结果正确。 6  结语   本文设计了基于NiosII的EEPROM Controller Core,设计包括了HDL语言描述的硬件部分和软件驱动程序,并将Controller Core添加到SOPC Builder的库中,最后下载到Stratix1S10的 FPGA上,通过读写函数对其进行了验证。同时,本次设计也为开发其它基于SOPC的Controller Core提供了一个范例。

    时间:2007-08-19 关键词: iOS sopc eeprom core niosii controller

  • 英特尔否认Core i7芯片存在TBL验证瑕疵

    英特尔否认Core i7芯片存在TBL验证瑕疵

        12月3日消息,互联网上的传言说,英特尔最新发布的Core i7芯片存在一个技术故障。这个技术故障同以前影响到AMD的Phenom和Opteron芯片内核的故障是一样的。英特尔本周二上午否认了这种传言。    一个最近的Core i7软件程序员手册更新似乎指出这种芯片存在一些与TLB(快速重编址缓冲器)有关的问题。但是,英特尔称,事情并非如此。    英特尔的文件称,在极少的情况下,不适当的TBL验证可能导致不可预测的系统行为,如系统挂起或者不正确的数据等故障。操作系统开发人员在设计TBL验证算法的时候应该考虑这个文件。对于受影响的处理器,英特尔已经向系统厂商和BIOS厂商提供了一个建议的升级软件,以便把这个升级软件结合到他们的BIOS中,解决这个问题。    几个月前,TBL瑕疵使AMD推迟发布了其四核Opteron处理器芯片,尽管AMD称这个故障在现实实际条件下不会出现。    由于猜测英特尔Core i7芯片出现了与AMD芯片同样的问题,许多人开玩笑地说,英特尔抄袭AMD芯片设计有些太忠实了,连错误也抄袭过来了。    英特尔发言人George Alfs指出,文件中有关段落涉及的Core 2 Duo芯片问题在Core i7芯片发布之前就通过BIOS升级修复了。那个程序员手册是在2007年4月编写的,一直没有进行适当的删改。英特尔称,原来报道这个问题的记者在导报这个问题之前没有与英特尔取得联系。 

    时间:2008-11-30 关键词: 英特尔 iOS core tbl

  • USB OTG的IP Core设计与FPGA验证

    引 言    继USB协议公布后,USB凭借其占用系统资源少、廉价、通用、可热插拔等优点,成为通用的串行接口总线。当前,绝大部分计算机外围设备(如打印机、MP3、移动硬盘等)均采用USB接口。但随着USB接口应用的普及,基于USBl.x和USB2.O规范的USB接口逐渐暴露其缺点。由于USB总线是主从式结构,且设备的主从特性在设备设计时就已经固定,这样就很不利于设备间点对点的数据传输。这种以计算机为核心的数据传输结构,非常不利于USB总线在嵌入式行业的应用,因为这些设备一般都要求具有与计算机通信的USB设备功能,同时也要求具有连接其他USB设备的主机功能。为了解决这一问题,USB OTG规范作为USB2.O规范的补充出台了。本文介绍一款USB OTG IP核的设计与实现,该设备控制器可作为IP核用于SoC系统中,完成与主机控制器的通信,并能与普通的USB从设备进行通信。1 USB OTG的工作原理    OTGl.Oa补充规范对USB2.O进行的最重要扩展是其更具节能性、电源管理,并允许设备以主机和外设2种形式工作。OTG有两种设备类型:两用OTG设备(dual—role 0TG device)和外设式OTG设备(peripher一al_only 0TG device)。两用0TG设备完全符合USB2.O规范,同时提供有限的主机能力和一个Mini—AB插座,支持主机流通协议(IIost Negotiation Protocol,HNP)”。,且同外设式OTG设备一样支持事务请求协议(SessionRequest Protocol,SRP)。当作为主机工作时,两用0TG设备可在总线上提供8 mA的电流,而以往标准主机则需要提供100~500 mA的电流。2个两用OTG设备连接在一起时可交替以主机和从机的方式工作,这个特点兼容了现有USB规范主机/外设的结构模型。OTG主机负责初始化数据通信,比如总线复位、获取各种USB描述符和配置设备。这些配置完成后,2个OTG设备便可分别以主机和从机方式传输信息,2个设备主从角色交换的过程由主机流通协议定义。2 IP设计原理和IP模块设计    USB 0TG控制器芯片按结构分类,通常分为以下2种:    ①专为USB OTG设计的芯片。这类芯片集成了微控制器,是完全按照协议设计的,而不是在旧的结构上增加功能。其结构不同于其他常用控制芯片,开发者需要较长的学习时间,但是它能够达到最优化。    ②需要外部微处理器的接口芯片。有些USB控制器只处理USB通信,而且必须由外部微处理器来控制。这种实现接口的标准组件使得使用者可以在各种不同类型的微控制器中选择一种最适合的微控制器,通过使用已有的结构和减少固件上的投资来缩短开发时间,减少开发风险和费用。但由于外接一个处理器,增加了电路的复杂性。    本文设计的USB OTG IP核采用第2种方式,所采用的处理器是Nios。根据对USB OTG规范的理解,USB0TG控制器应该具有以下的功能:HNP和SRP协议的实现,主机工作模式和设备工作模式。系统结构框图如图1所示。    UTMI+接口需要外接一个符合USB 2.0 UTMI+协议的收发器。该芯片用作USB2.O接口的模拟前端,处理由USB2.O接口发出的高速和模拟信号,对其发出的用NRZI方式编码的数据进行解码、位填充等,并将串行数据转换成并行数据;反之,该芯片对由本控制器发出的并行数据通过其内部的差分驱动电路进行串行化、位填充和NRZI编码,并输出到USB电缆上。该接口模块主要用于缓存发送和接收的数据,确保与外围收发芯片的无缝结合,以及挂起、恢复和复位的检测。    OTG控制器实现USB OTG补充协议的功能。该模块主要负责HNP、SRP的硬件实现,以及连接状态的检测。    主机控制器实现IP核工作在主机模式的功能。该模块主要产生挂起、恢复、复位信号,主动发送get_descip—tor、set_address、set_configuration等标准请求,并把请求变成对应的USB数据包格式(比如TOKEN包加入PID、地址、端点和5位的CRC校验码等);隔固定的时间向从设备发送SOF标志,并根据配置的结果产生对应的主机中断。    设备控制器实现IP核工作在设备模式的功能。该模块主要负责接收标准的USB请求,比如接收SOF标志、IN标志、OUT标志等,并根据这些请求作出正确的响应以及检测复位、挂起信号。    控制状态寄存器完成对IP核控制器内部状态的设置。它分成2种类型:一种是基本的控制状态寄存器,比如控制状态寄存器(指定USB的速率模式、挂起模式、连接状态、主从模式),设备地址寄存器(存放主机分配给USB设备的地址),中断屏蔽寄存器(使能对应中断)和中断源寄存器(Nios控制器通过读此寄存器来判断中断类型);另一种是端点寄存器控制状态寄存器,如中断源寄存器、中断屏蔽寄存器、缓冲区的指针寄存器和大小寄存器,模块中实现时根据输入的地址和读写信号来对某一个寄存器进行相应的读写操作。    存储器接口实现IP核内部数据与Nios控制器数据的之间的仲裁。当Nios控制器和IP核内部同时对外部存储器SRAM进行读写访问时,必须对它们进行数据的仲裁。默认的优先级为IP核内部数据优先级高于Nios控制器的数据优先级。    Nios控制器接口实现USB IP核与外部微控制器(Nios)的数据通信。该接口符合Avalon总线规范,通过输入地址的最高位来判断Nios是对内部寄存器进行访问还是对SRAM存储器进行访问,并完成地址、数据和相关信号的处理。[!--empirenews.page--]3 USB OTG IP核的特性讨论3.1 连接状态的检测    当上电复位后进入空闲状态,开始USB会话。首先需要等待一段时间(最多50 ms),OTG控制器会检测输入ID线的电平,以确定自己是A设备还是B设备,高电平表示B设备,低电平表示A设备。对于A设备,IP核会等待电源线Vbus上的电平上升到符合USB会话的4.4 V最低电平要求,具体的操作就是通过UTMI+接口的DrvVbus信号控制PHY对Vbus电源线充电,以提供USB总线工作用的电源;对于B设备,则根据是否正在作SRP请求而实现SRP协议或者进入数据传输。当Vbus电源线上的电平满足要求时,A设备等待B设备连入USB总线。作为主机的A设备的DpPulldown和Dm—Pulldown在开始会话后始终保持高电平状态,如果B设备没有连上,则2条USB数据线DP和DM呈现SE0状态;而当B设备连上USB总线时,DP和DM会呈现J态或者K态。根据这一特点,A设备就可以判断出是否有B设备连入USB总线。3.2 SRP协议的实现    当设备进入SRP协议实现时,B设备等待SRP操作的初始条件,即通过UTMI+接口的DischrgVbus信号加速SRP条件的满足。当初始条件都满足后,B设备通过UTMI+接口的信号XcvrSelect、TermSelect、DpPulldown和DmPulldown实现对PHY的控制,使之向DP线上发出驱动脉冲。持续5~10 ms后,B设备又通过UTMI+接口的信号ChrgVbus控制PHY向Vbus上发出驱动脉冲,该驱动脉冲需要持续足够长的时间以使Vbus电源线被充电到2.1 V。驱动完成后,回到空闲状态,进而等待A设备对SRP作出响应。如果A设备识别到了B设备的SRP,则会开始USB会话,否则本次SRP失败。3.3 HNP协议的实现    不妨假设A设备当前处于主机状态,而B设备处于从设备状态。此时,B设备需要通过HNP取得USB主机地位,过程如下:A设备通过发出挂起命令使得USB总线准备进入挂起状态。B设备首先由数据传输状态准备进入挂起状态。这时,B设备需要检查是否有HNP请求,如果有则开始等待A设备连接,否则正常地进入挂起状态。B设备在等待A设备配置时,A设备尚未完全进入挂起状态,当它进入挂起状态的同时会检查是否有B设备的断开中断。如果有,则说明B设备正在进行HNP操作,并且已经进入了等待A设备配置状态,接着A设备进入设备工作状态,从而使自己变为从设备。B设备检测到A设备的连接后,对USB总线进行复位,同时开始对A设备进行复位操作。B设备进入主机模式工作,而A设备则进入从设备模式工作。在B设备作为主机完成了对USB总线的使用后,再一次通过HNP将USB主机地位还给A设备,操作过程类似。4 系统功能仿真    本设计采用硬件描述语言Verilog HDL完成RTL(寄存器传输级)的描述。寄存器传输级是指在数字系统设计时,可以将数字系统简单地看作是寄存器和寄存器之间的组合逻辑(cornbinational logic)。本设计使用Mentor公司的设计仿真软件ModelSimSE进行功能仿真。应用Verilog HDL语言搭建测试平台,通过仿真工具,设计者对各设计层次的设计模块进行仿真,以确定这些设计模块的功能和逻辑关系是否满足设计要求。    在设计的验证阶段,将包含该设计的2个USB OTG IP核直连,并让这2个IP核工作在不同的工作状态,即一个工作在A设备模式,另一个工作在B设备模式。这样,A设备就可以作为B设备的激励源,通过A设备发出一系列测试信号,比如向B设备发出复位信号以及SRP和HNP协议请求,发送SOF标志信号和配置信息等。然后观察B设备是否对这些命令或者信号做出正确的响应。通过这样的程序来验证该IP核是否具有双功能和对USB协议的支持情况。仿真的部分结果如图2所示。5 FPGA验证    FPGA是一种可编程逻辑器件,可进行多次编程操作,使器件根据不同的需求实现不同的功能。随着微电子技术的发展,FPGA的性能不断提高,很多设计已经完全可以由FPGA来完成。目前,在ASIC设计中一个重要的验证手段就是通过FPGA进行硬件仿真,以保证设计的可靠性。FPGA芯片是整个验证系统的核心,它包含了USB OTG IP核和相关的控制模块。因为用Verilog语言来实现控制模块的功能,所以将它和USB OTG IP核一起综合然后下载到FPGA中进行测试。    FPGA选用AItera公司的Cyclone系列芯片,具体型号是EPlCl2Q240C8;物理层模拟部分选用Philips公司的产品ISPl301;存储器SRAM选用ISSI公司的IS63LVl024—12J。复位电路用来产生上电复位信号,也可以在系统正常工作时,通过按键开关产生复位信号。此复位信号提供给USB IP核作为系统复位。系统的布局布线采用的是Altera公司的QHartusII 6.0。    验证过程分成2个部分来分别验证主机模式和设备模式。当USB 0TG IP核工作在主机模式时,直接用U盘与IP核进行连接,通过编写的底层驱动可以识别出U盘。在完成对U盘的驱动后,成功地进行了数据传输,最后正确地断开连接。当IP核工作在设备模式时,IP核作为USB从设备接入电脑主机的USB接口。通过安装新的驱动,电脑主机可以识别出该USB设备,完成对该设备的驱动后,同样可以正确地进行数据传输,并安全地移除该设备。验证的结果表明,该USB 0TG IP核的主机和从设备功能均能正常工作,达到了预期的设计要求。结 语    FPGA验证的结果表明,USB OTG IP核在功能和时序上符合USB2.0标准和OTGl.Oa补充规范的协议要求,具备了主机功能和设备功能,达到了设计的预期目标。另外,完成的USB OTG IP核支持UTMI+接口,可以广泛应用于包含USB功能的SoC开发。

    时间:2009-03-22 关键词: USB FPGA otg iOS core

  • 基于Nios II处理器的SVPWM IP Core设计

    摘要 为降低FPGA实现3电平SVPWM算法的复杂性,减小SVPWM模块所占用的资源,文中利用正弦函数和余弦函数的关系,采用小容量ROM提出了一种新的SVPWM控制算法。利用Verilog HDL实现了算法的硬件设计,并封装成IP核以方便设计复用,在Altera公司的DE2开发板上进行了设计验证,体现了SOPC嵌入式系统的灵活性和扩展性。 关键词 有源逆变;SVPWM;IP Core;SOPC     电压空间矢量脉冲宽度调制(SVPWM)具有谐波小、直流电压利用率高等特点,因而广泛应用于具有高效、节能特性的有源逆变中。由于SVPWM物理概念清晰、控制算法简单、数字化实现方便。因此通常用微控制器(MCU)或数字信号处理器(DSP)实现,使用MCU实现具有较大的灵活性,但速度受到一定限制;使用DSP实现虽可以提高开关频率,但两者都有开发时间相对较长、CPU占用率高的缺点。文中提出了一种基于FPGA的SVPWM硬件实现方案,文中方案与其他硬件设计方案相比电路结构简单、占用FPGA资源少、便于和MCU/DSP接口。由于采用基于FPGA的硬件电路设计,因此大大降低了对MCU/DSP速度的要求,同时减小了编程工作量。 1 SVPWM基本原理 1.1 参考电压矢量的合成     三相逆变桥电路如图1所示,其中6个开关管受3组互补脉冲控制,总共有8种可能的开关组合,对应于8种基本空间电压矢量        V7=V8=0                                (2)     其中6种是非零基本空间电压矢量,另外2种是零空间电压矢量。当逆变器单独输出6种基本电压空间矢量时,电动机定子磁链矢量矢端的运动轨迹就是一个正六边形,如图2中实线所示。采用8个基本电压矢量实现目标电压矢量的合成,即在一个开关周期内通过对基本电压矢量进行组合,使其平均值与给定电压矢量相等。具体而言,某区域中的电压矢量可由组成这个区域的2个相邻的非零矢量及零矢量的不同作用时间来合成。矢量的作用时间可以一次施加,也可以在一个采样周期内分多次施加,通过控制各个电压矢量的作用时间,使电压空间矢量接近按圆轨迹旋转,如图2中虚线所示,从而使磁通逼近基准磁链圆,产生恒定的电磁转矩。 [!--empirenews.page--]     以区间1中的电压矢量Vref为例,可将其分解为矢量和之Va和Vb,这2个电压矢量分别是电压矢量V1和V2在时间间隔T中有效作用时间ta、tb的等效电压矢量         为降低转换频率,零电压矢量也用于矢量合成,零矢量作用时间为t0。即PWM周期TPWM等于ta、tb、t0之和         以上讨论的是Vref在区间1中的情况,其中θ是Vref与该区间中那个滞后电压矢量的夹角,对其他区间除了用于合成Vref的2个基本电压矢量不同外,分析计算过程完全相同,滞后、超前的2个电压矢量作用的时间亦分别由式(7)和式(6)给出。 1.2 七段式电压空间矢量PWM波形     矢量的作用效果与其持续时间有关,为使磁链运动平滑,可以将各矢量分2次产生,为减少开关次数以降低开关损耗,每次仅改变三相逆变桥中一个桥臂的控制信号,由此得到各扇区桥臂开关切换顺序,如表1所示,区间1相应的桥臂控制信号时序如图3所示,考虑到开关切换顺序之后,图3中t0’=(TPWM/2-t1-t2)/2,T0’=t0/4,对奇数区间t1=ta/2,t2=tb/2;对偶数区间t1=tb/2,t2=ta/2。 [!--empirenews.page--] 2 SVPWM IP Core设计     SVPWM IP Core结构框图如图4所示。整个系统由总线接口、PWM可逆计数、分频、ROM地址生成、正弦值存储、时序控制、乘法器及死区发生器等模块构成。     (1)寄存器组。     寄存器组提供了该IP Core与CPU交换信息的通道。当采用NiosII作为微控制器时,用户可以通过Avalon总线采用基地址+偏移量的方式访问IP Core内部的6个寄存器,如表2所示。 [!--empirenews.page--]     (2)Avalon接口设计。     Avalon接口为SVPWM IP Core提供了一个标准的Avalon从端口,通过此接口按照Avalon从端口的传输协议对IP Core进行控制,相关的Avalon接口信息如表3所示。     (3)乘法因子计算模块。     这里的乘法因子是指式(6)和式(7)中的方括号内运算的结果。本模块根据外部A/D转换的结果、设定的TPWM及预期的参考电压矢量的数值,计算出式(6),式(7)的方括号内的结果,用于乘法模块中对ta和tb的计算。     (4)数据存储模块。     sinθ及sin(π/3-θ)在扩大255倍后,分别作为高8位和低8位存储在容量为128×16 bit的ROM中,从而可以同时读取分别用于式(6)中tb和式(7)中ta的计算。时序控制ROM的容量为32×3 bit,存储表1中的开关时序,其高3位地址用于对6个扇区编码,最低2位地址用于某区间内的时序控制,由于在同一区间中采用升降计数,根据表1中桥臂开关切换的对称性可知,只要两位地址即可存储时序控制信号。     (5)数据选择器。     当0≤θ<π/6时,利用正弦值存储模块输出数据的高8位计算tb,利用低8位计算ta;而当θ值为π/6≤θ<π/3时,则应该利用低8位计算tb,利用高8位计算ta。通过数据选择器实现高、低8位的交换。     (6)时序控制模块及IGBT时序控制ROM。     时序控制模块根据当前所处的扇区、ta、tb及当前PWM的计数值生成IGBT时序控制ROM的地址。IGBT时序控制ROM中存储的是桥臂开关控制的时序,根据时序控制模块输出的地址,将存储在ROM中的开关控制量读出后送至死区发生器模块。     (7)死区发生器模块。     死区发生器模块用于将桥臂上部IGBT管的3个时序控制信号,变为用户设定死区时间的3组信号,对6个IGBT管进行控制,死区时间在0~6.3μs之间设置,步进值0.1μs。死区发生器仿真结果如图5所示,输入信号为pulse_in,输出信号为pulse_a和pulse_b,死区时间设置为0.4μs。 3 设计验证     各模块设计完成后,用原理图方式完成系统设计如图4所示,在SOPC Builder中将之作为自定义组件添加到系统中生成IP Core。设计验证在Altera公司的DE2开发板上进行,将该IP Core添加到SOPC工程中,编译、下载到FPGA芯片中,运行测试程序后,利用SignalTapII Logic AnMyer捕捉到桥臂上方3个IGBT管的控制信号如图6所示。图中的sector是为方便测试而引出的扇区编号信号,由图可知设计正确。 4 结束语     设计了一个结构简单、性能良好的SVPWM IP核,并在Nios II平台下将其封装成一个模块化的独立元件,使之易于在其他的工程中复用,利用该IP核可以方便地构建基于Nios II嵌入式处理器的SVPWM控制系统,体现了SOPC嵌入式系统的灵活性和扩展性。

    时间:2012-03-07 关键词: ip iOS NIOS core svpwm 理器的

  • Core Text在绘制的时候碰到行间距问题的原因及解决办法

     实在受不了目前没有一个比较完善的库来解决@人名、链接及表情的混排问题。 fork了一下TTTAttributedLabel修改了一下https://github.com/qdvictory/TTTAttributedLabel pull回去已经被commit了,可以直接查看https://github.com/mattt/TTTAttributedLabel 在解释原因之前,需要先提出几个属性。 CLLine CTLineGetTypographicBounds 取出的 ascent descent leading UIFont 取出的lineHeight descender ascender leading 特别提一下,descender为负值,ascender为正值 关于相关的属性解释,用一张图来展示 在Core Text中,UIFont及CLLineRef都会有一套自己的间距数据。问题就出在了CLLine上。 利用CTLineGetTypographicBounds取出的descender、ascender、leading会根据当前行里面含有字符计算出来。当此行中含有emoji或中英文之后,计算出来的数值必然与其它行有出入,出现行距不统一的问题。 我们要做的就是要将每行重新对齐。 设想一下CLLine每行都有一条基线,如果让每行都以底对齐,那么就是在CLLine的绘制原点减去descent,此时当前行就为底对齐。 接下来的问题又出现了,如果只是单纯这样操作的话,(因为进行了坐标转换)每行都会下降n像素,肯定会超出label的下范围,所以我们需要再给他一个下行的距离,而这个距离最理想的数值就是font.descender。 因而就有了代码 CGContextSetTextPosition(c, lineOrigin.x, lineOrigin.y-descent-self.font.descender); 由此我们的目的就达到了,同时也希望以后遇到此问题的人有些参考。 附2张效果图。 默认情况下 修改之后

    时间:2014-08-17 关键词: 嵌入式 iOS core text

  • 基于Smart Core的手持式飞参快速卸载器设计

    基于Smart Core的手持式飞参快速卸载器设计

    摘要:文中采用Smart Core嵌入式开发技术,针对卸载设备的主要特点,设计并实现了手持式通用飞参快速卸载器。该型设备使用扩展ISA用户总线、同步数据预处理、软件自适应接口、通用转换电路接口等多项技术,实现了设备的小型化、快速化、通用化。实际实现过程中采用软件抗干扰、综合屏蔽等技术,提高了产品的可靠性和稳定性。关键词:飞参卸载器;嵌入式开发系统;Smart Core     机载飞行参数系统和相关处理设备在地勤维护、飞行事故处理和飞行质量评估等方面发挥重要的作用。现在随着飞参设备使用频率增加,飞参数据卸载设备型号多、体积大、故障率高已经开始影响飞参的正常使用。     嵌入式技术的出现给开发和设计具有小型化、通用化、快速化和可靠性高的新型飞参卸载设备创造有利的技术条件。利用嵌入式技术可以提高飞参使用效率;通过简化操作步骤,采用与飞参地面处理相结合,飞参卸载变得更加便捷,设备可靠性大大增强。 1  嵌入式系统     嵌入式系统把计算机直接嵌入到应用系统中,融合了计算机软件、硬件、通信和半导体技术,是信息技术的终端产品[1]。嵌入式系统是由嵌入式处理器、操作系统和应用软件组成。形象地说,嵌入式系统采用“量体裁衣”的方法把所需的功能嵌入到各种应用系统中,其硬件和软件都可以根据需要定制和集成。随着应用形式的不同,可有IP(International Property)级、芯片级和模块级三种体系结构[2]。                       IP 级把不同单元进行集成,各种嵌入式软件也以IP的方式集成在芯片中;芯片级是根据各种IT产品的要求,选用相应的处理器芯片(含MCU、DSP、RISC和MPU)、RAM、ROM/ EPROM/ EEPROM/FLASH和I/O接口芯片组成操作系统,系统软件也以固件形式固化在磁盘中;模块级以X86为处理器构成系统模块。Smart Core 是以Am486为内核的嵌入式CPU,完全兼容X86的指令集,具有32位、低功耗等特点,又称为E86体系[3]。Smart Core功能框图如图1所示。 2  总体设计     手持式通用飞参快速卸载器是依托飞机装备的飞行参数系统,采用目前先进的嵌入式技术进行开发,重点实现飞参卸载设备的小型化、通用化、和性能高的特点。根据不同型号飞参的数据卸载协议、接口电路、通讯方式和数据记录方式的不同,采用了Smart Core嵌入式技术,根据一线使用的实际情况,在原有设备的基础上增加了数据预处理、数据备份、数据纠错等功能。                           图1 Smart core功能框图 2.1 系统组成     软件部分是在DOS 操作平台下开发的应用程序,包括数据卸载软件、用户交互软件、LE屏显示和控制程序、硬件驱动程序以及其它辅助程序,采用DOS平台考虑到采用I/O口读取12位并行码,由于Windows系统采用多任务、多线程机制,实际输出的脉冲几乎无法捕捉到,不能实时检测到12位并行码。而操作系统采用DOS,则可以实时检测到12位并行码,以P -300微机为例,用C语言中的inportb函数反复读取就可以满足要求。     硬件由Smart Core小系统、矩阵键盘管理系统、扩展电路和外设组成。Smart Core小系统是硬件核心部分,是手持式飞参数据卸载设备的CPU,它以DL公司的Smart Core模块为主,配合相应的扩展电路组成。在该系统中扩展了数据存储卡、16M SDRAM、2个标准串口和ISA总线接口。在ISA总线基础上又扩展了2M Flash、键盘接口、并行口、显示屏和符合SDLC协议的串口。矩阵键盘管理系统由89C51单片机、外围电路和程序组成,用于管理矩阵键盘、将矩阵键盘转换为PC机标准PS2格式。该设备的外设为薄膜式按键和图形点阵式液晶显示器。                                                                 系统采用大规模可编程逻辑器件、自编字库、信息编排等技术,扩展了ISA用户总线结构,通过该总线连接键盘、显示屏、CF卡驱动器和卸载接口等外部设备。 2.2 系统原理框图     系统原理框图如图2所示。                              图2 系统原理框图2.3软件主要功能     卸载器软件具有数据卸载、通道校验、履历设置、飞参自检、本机自检等基础功能。     2.3.1具备飞参地面站预处理软件的功能,包括:数据格式转换、履历信息提炼、数据解压缩等,实现了数据卸载、预处理一体化,简化了地面数据卸载和预处理操作,解决了数据转录的瓶颈问题。     2.3.2增加了数据备份功能,在卸载数据的同时可将其备份到数据存储卡中,实现了飞参数据的双重备份。     2.3.3提供了“数据导出”功能,保证卸载器在离位状态下,可根据现场需要,将指定数据导出。 3  技术难点及解决特殊技术 3.1 嵌入式开发平台的底层驱动     系统采用先进的Smart core作为开发平台,Smart core开发出的手持式设备具有体积小、重量轻、功能强、功耗低、温度范围宽和稳定性高的优点[4]。与其他嵌入式开发平台相比,Smart core更为突出的优点是扩展CF卡和DOC比较方便。但以Smart core为核心的嵌入式技术是一项全新的技术,开发技术难度较大。在系统设计过程中,首先要从Smart core扩展出符合ISA规范的用户扩展总线,这条用户扩展总线是连接Smart core及SDLC通讯协议接口、显示接口、键盘接口和DOC接口的纽带。系统采用大规模可编程逻辑器件CPLD,扩展出了符合ISA规范的用户扩展总线。 3.2 产品的通用化设计     现役国产飞参系列和型号多,每个型号飞参的记录方式、数据记录格式、卸载模式各不相同,卸载器彼此不通用。通过对各型机载飞参设备进行测试、研究,设计出可自动识别飞参型号的软件自适应接口和可进行一体化卸载数据的通用转换电路,解决了同一卸载器不能卸载不同型号飞参数据的难题。 3.3 数据卸载及处理的快速化设计     原飞参卸载器是将机载飞参数据直接拷贝下来,不具备数据预处理功能,飞参数据必须由专业人员带回飞参处理室,利用专用软件进行解压、还原后,才能进行分析。根据有关规定,飞行日当天必须卸载飞参数据后进行处理,如果按照日出动15架飞机,每架飞机飞行5个起落计算,数据从卸载到处理结束,需要14个小时。     该卸载器采用数据同步预处理技术,按照地面处理软件接口的要求,在数据卸载的同时,完成数据格式转换、履历信息提炼和数据解压缩等预处理工作,保证录入到地面处理系统的数据可直接分析,利用该设备,从数据卸载开始至处理结束,仅用1小时。 3.4 手持设备的抗干扰技术     系统硬件组成复杂,结构紧凑。系统集成和电路交叉连接产生的空间辐射干扰、外接电源干扰等问题比较突出,为了保证系统的稳定性和可靠性,本系统采用了以下抗干扰技术:     3.4.1采用一点接地技术,选择壳体的接地点作为系统的参考“地点”与飞机壳体相连,其它电路的接地点都与该点相连。     3.4.2采用综合屏蔽技术,减小电磁波的辐射干扰。壳体在设计加工时,采用进口铝材作为原材料,并进行了表面导电阳极化处理,搭铁电阻小,减小了元器件间的辐射干扰。     3.4.3使用软件抗干扰技术,采取数字滤波、指令冗余、标志判断等措施提高系统的稳定性,消除程序可能发生的弹飞、进入死循环或死机状态。 4  结束语     目前,该设备已在多个单位得到成功推广。按现在飞机与卸载器配置比例计算,使用该设备后,可节约经费上千万元,每年还可节约维修费用近百万元。一线使用证明,该设备设计新颖,技术独特,携带方便,操作简单,为飞参专业发展开辟了一条崭新的途径,提高快速保障能力,具有明显的军事和经济效益。 参考文献: [1] 吕京建,肖海桥。嵌入式处理器分类与现状[J].电子产品世界,1999[2] 姚放吾. 嵌入式系统的硬件/软件协同设计[J].微计算机信息,2001,3:1-3[3] Terence Fong,Sebastien Grange ,Charles Thorpe and Charles Baur . Multi-robot remote driving with collaborative control[J].IEEE International Workshop on Robot-Human Interactive Communication ,September 2001,Bordeaux and Paris , France[4] Jean J.Labrosse 嵌入式系统构件[J]. 机械工业出版社,2002.2

    时间:2007-06-26 关键词: smart core 设计教程

  • 嵌入式微处理器IP core设计与分析

    摘要:本文在对传统微控制器进行系统分析的基础上,提出了一种较好的改进设计方法。回避了传统微控制器基于累加器的ALU结构及算术逻辑指令:并在指令执行时序上尽量减少指令执行所需的时钟周期。通过仿真验证证明该设计方法提高了指令的执行效率和微控制器的运行效率,同时避免了通常采用并行处理设计中多级流水线设计带来的内部复杂的控制逻辑设计。 关键字:微控制器;IP core;流水线     在嵌入式系统的设计中,IP技术为SoC的设计提供了有效途径,是SoC的技术支撑。当然,在国内开发出具有自主知识产权的IP模块还面临着许多问题,如核心算法的优化、不同层次模块的建立、模块的可重用问题以及IP模块的标准化问题等。对于嵌入式处理器IP核,面对的挑战就是如何选择一个满足其应用需求的处理器。现已有数百种嵌入式处理器,每组都具备一组不同的外设、存储器、接口和性能特性,用户很难做出一个合理的选择。本文设计的微处理器的指令集与标准8051单片机完全兼容,这样有利于开发人员的使用。 1 总体设计方案的拟定 1.1 提出改进方案     首先在对典型八位微处理器进行了详尽地剖析的基础上,指出在传统典型微处理器内核中制约微处理器整体性能的主要因素,然后提出以下改进方案:     (1)微处理器的内核结构上,将乘、除法单元各自独立出来来完成算术逻辑指令中的乘、除法运算。这样可以回避传统典型微处理器基于累加器的ALU结构及算术逻辑指令,从而提高逻辑指令的执行效率。     (2)在指令系统上,通过采用类RISC的指令系统和硬布线直接产生控制信号的方式来简化指令译码器的设计。同时为内核添加指令缓冲区、采用指令流水线技术、多管道并行执行指令。     (3)指令时序上,设计中尽量减少指令执行所需的时钟周期,提高微处理器的运行效率。 1.2 总体设计思路     根据IP core通用的设计方法,本文采用了标准的自顶向下的设计方法。就是根据系统级的内容,把系统划分为单元,然后再把每个单元划分为下一层次的单元,这样一直划分下去,直到最底层的单元可以用硬件描述语言进行设计,如图1所示;接着在完成各个模块设计的基础上完成系统级设计;然后进行整个系统的仿真验证;最后选用特定的FPGA芯片进行综合、布局布线以及功能后仿真。 2 各子模块的设计 2.1 ALU模块     算术逻辑单元(ALU)是微控制器的核心部件,ALU的设计依赖于指令系统,ALU采用什么样的结构、设置那些功能都是建立在对系统指令集分析的基础上来完成。     根据算术运算类指令可知,ALU单元主要要完成的功能有:带/不带进位加/减法、乘法、除法、十进制调整、逻辑运算以及布尔操作的实现。整个操作的完成是通过多路选择器控制来完成。因此,我们可以对整个ALU系统进行如图2划分,然后对各个子模块进行设计。 2.2 控制通路的设计     本文中的控制通路由译码器模块和控制器模块两部分组成。这部分的设计是在对指令系统进行正确分析的基础上来完成。     设计控制通路有两种主要的方法。微程序控制(或微序列控制)方式使用存储器查表方式来输出控制信号,而硬连线控制使用时序逻辑和组合逻辑来产生控制信号。硬件直接实现的控制单元一般用有限状态机实现,通常有较高的运算速度;但是通用性差,每个电路都必须专门设计控制单元。每一种方法都有一些变形形式。由于本文中微处理器的控制相对简单,所以在设计中采用了硬连线控制方法。[!--empirenews.page--]     (1)控制器模块的状态机实现     根据本文中多数输出要保持一个完整的时钟周期,此时钟周期内输出不能受时钟信号的影响,所以采用Moore型有限状态机来完成控制器模块的设计。整个控制模块的设计通过主状态机和子状态机两步来完成。注状态机模型如图3所示。     以中断处理子状态机设计为例,对子状态机的设计进行说明,状态转换图如图4所示。     (2)存储器模块的设计     存储器是数字系统的重要组成部分,数据处理单元的处理结果需要存储,许多处理单元的初始化数据也需要存放在存储器中。本文的存储器结构,采用的是将程序存储器和数据存储器分开寻址的哈佛结构。同时又将数据存储器分为内部数据存储器和外部数据存储器两部分来设计。     (3)中断系统设计     本文中的中断系统在控制通路来完成,共提供了5个中断源,同时通过对中断优先级寄存器IP中的某位的置位或清除,可以把每个中断源分别编程为高优先级或低优先级。如表1所示。     (4)定时器/计数器模块的设计     定时器/计数器是微处理器中重要的外围模块,它主要是完成作为定时器和事件计数器的功能。在作为定时器工作时,每一个机器周期使定时寄存器加1计数。在作为事件计数器工作时,是对外部输入负跳变信号做加法计数,规定在每个机器周期的某一状态采样此信号,在前一个周期采样到“1”,后一个周期采样到“0”时计数加1,而在检测到跳变信号后的那个周期的下一个状态时,新的计数值装入计数寄存器。 3 系统综合、仿真验证与性能分析     在整个微处理器IP核的设计过程中,利用可编程逻辑器件进行电路验证对于保证设计的正确性和投片成功十分重要。在FPGA的设计流程中包括三种基本的验证方法:HDL、RTL级描述仿真,门级仿真和布线后的时序仿真。具体验证流程如图5所示。仿真的目的就是要确认设计的正确性。如果出错的话,则通过分析仿真器的输出波形,找出出错的原因,并对原设计进行修改。 [!--empirenews.page--] 3.1 仿真验证     验证方法:首先编写各种测试代码:然后转化为vhdl文件,再写入ROM模块;最后在仿真环境中运行IP核,完成对整个系统的全指令集测试。一般内部RAM和寄存器的值无法直接检测,可以通过多条指令将其输出到IP核的四个输出端口供检查。本文采用Model Tech公司的仿真工具Moledsim来进行功能仿真和时序仿真。     图6是对基本子程序调用指令的测试仿真时序。包括子程序调用、传送、加法以及返回等指令。根据测试指令集,如果程序执行正确,那么在程序执行完后,输出端口P0口就会出现21H。     测试指令集:MOV A,#20H;ACALL DELY;MOV P0,A;DELAY:INC A;MOVP0,A。 3.2 综合及综合结果分析     本文中的综合及优化都是由综合工具SynplifyPro来完成的。利用Synplify Pro工具提供的逻辑综合与适配工具和设计的约束条件,可以方便的实现本文各模块的逻辑综合和布局布线。     对于本文中的八位微处理器来说,由于它是一个非常复杂的数字逻辑电路,不仅包含大量的组合逻辑电路,而且包含了时序复杂的时序逻辑电路。通过逻辑综合估计整个系统超过一百万门,因此要用大容量的可编程逻辑器件来做电路验证。通过比较各种可编程逻辑器件的性能和结构特点(见表2),决定采用器件Xilinx Virtex2 XC2V1000bg575—6来完成本文的电路验证。     综合结果分析主要是利用结构视图、综合报告分析综合结果是否满足时序要求,分析综合的频率、面积等信息。 3.3 性能分析     本文的器件资源的占用情况如表3。 (由于内部存储器要占用很多的资源,故此表列出的是缩减内部内存后器件的资源占用情况)。     将经过FPGA验证的MCU核与传统的微处理器做比较,可以看出,由于所设计的微处理器核是采用硬布线逻辑产生控制信号,所以其工作时钟频率要大大优于传统的微处理器。FPGA验证的结果是,工作时钟频率大于60MHz,是传统微控制器工作时钟频率的五倍;在每MHz时钟频率的指令执行效率指标上,所设计微处理器核的性能约为传统微控制器的12倍。这得益于微控制器内核采用类RISC指令结构,及设计指令执行周期的大大减小。 4 结束语     由于整个微控制器内核都是采用可综合的VHDL语言描述,这使得该内核具有很好的可移植性、可重复利用性和实用性。也可以适当地拓宽数据总线的宽度,以减少内存访问的次数,从而提高指令执行效率。此外,还可借助EDA工具,方便地与AD/DA转换器、LCD显示驱动器、串行通信接口等外围功能模块综合成各种嵌入式控制系统。

    时间:2012-02-05 关键词: core 理器 设计教程

  • 英特尔使用Dual Core双核品牌遭起诉

        北京时间9月4日消息,据国外媒体报道,一家名为“DualCor”的美国公司近日提起诉讼,指控英特尔在品牌中使用“Dual Core”(双核)的行为侵犯了其商标权。   DualCor于8月31日向圣何塞地方法院提起诉讼,指控英特尔侵犯了其商标权,希望法院禁止英特尔使用“Dual Core”品牌。DualCor创建于2000年12月,最初采用的名称为“GCVI”,于2003年12月更名为“DualCor科技”。据DualCor称,该公司拥有一项专利技术,可以通过使用多个CPU协同工作,达到提升计算机处理能力、效率和便携性的目的。   DualCor于2004年5月注册了“DualCor”商标,该公司在诉状中称,英特尔早在2003年12月就知道“DualCor”这一名称存在。DualCor表示:“考虑到我们的产品具有出色的质量和品质,英特尔使用‘Dual Core’这一品牌可能会给消费者带来困扰、错误、甚至欺骗。”   DualCor希望获得100万美元赔偿,同时禁止英特尔继续使用“Dual Core”品牌。

    时间:2007-09-04 关键词: 英特尔 双核 dual core

  • 英特尔否认Core i7芯片存在TBL验证瑕疵

    英特尔否认Core i7芯片存在TBL验证瑕疵

        12月3日消息,互联网上的传言说,英特尔最新发布的Core i7芯片存在一个技术故障。这个技术故障同以前影响到AMD的Phenom和Opteron芯片内核的故障是一样的。英特尔本周二上午否认了这种传言。    一个最近的Core i7软件程序员手册更新似乎指出这种芯片存在一些与TLB(快速重编址缓冲器)有关的问题。但是,英特尔称,事情并非如此。    英特尔的文件称,在极少的情况下,不适当的TBL验证可能导致不可预测的系统行为,如系统挂起或者不正确的数据等故障。操作系统开发人员在设计TBL验证算法的时候应该考虑这个文件。对于受影响的处理器,英特尔已经向系统厂商和BIOS厂商提供了一个建议的升级软件,以便把这个升级软件结合到他们的BIOS中,解决这个问题。    几个月前,TBL瑕疵使AMD推迟发布了其四核Opteron处理器芯片,尽管AMD称这个故障在现实实际条件下不会出现。    由于猜测英特尔Core i7芯片出现了与AMD芯片同样的问题,许多人开玩笑地说,英特尔抄袭AMD芯片设计有些太忠实了,连错误也抄袭过来了。    英特尔发言人George Alfs指出,文件中有关段落涉及的Core 2 Duo芯片问题在Core i7芯片发布之前就通过BIOS升级修复了。那个程序员手册是在2007年4月编写的,一直没有进行适当的删改。英特尔称,原来报道这个问题的记者在导报这个问题之前没有与英特尔取得联系。 

    时间:2008-12-03 关键词: 芯片 英特尔 core tbl

  • 英特尔产品路线图曝光 将推Core i7等处理器

    6月16日消息,Dodgytimes网站在网络上公布了英特尔2009年第四季度的产品路线图。这家网站称,这些数据是从台湾地区主板厂商那里获得的。英特尔今年晚些时候将发布一系列新的处理器,包括一款Core i7处理器、一些赛扬芯片和新的单核和双核Atom处理器。 新的Core i7 960处理器运行速度是3.2GHz,将取代当前的950和Core i7 965EE处理器,因为英特尔很难解释为什么要为额外的QPI带宽多花447美元。 英特尔将发布E3000系列赛扬芯片,包括2.4GHz的E3200和2.5GHz的E3300.这两种赛扬芯片都配置了800MHz前端总线和1MB二级缓存,现在还配置了新的和改善的VT-x虚拟化技术。这些产品将在性能和价格方面与AMD的Athlon II X2系列处理器展开竞争。 最后,英特尔Atom 230和330处理器将分别被新的D410和D510所取代,那时候英特尔将推出Pine Trail双芯片平台。这还意味着GMA500图形卡和处理器都安装在一个套件中。正如英特尔几周前说的那样,这些产品将会降低OEM厂商的材料成本和增加利润。 英特尔没有对此消息发表评论。

    时间:2009-06-16 关键词: 产品 英特尔 路线图 core

  • Intel明年Q1推6核Core i7 990X处理器

    早在今年8月份的时候,业内就已经有消息称英特尔的下一代Westmere架构32纳米制造工艺6核处理器里将会包含一款Core i7 990X Extreme Edition。规格方面,英特尔Core i7 990X处理器的默认基础主频高达3.46GHz,同时在Turbo自超频推动下还可以达到3.73GHz的超高主频,作为一款高性能6核处理器产品,如此主频下的性能表现已经相当吓人了。 英特尔Core i7 990X处理器TDP最大热设计功耗为130W,它可以支持三通道DDR3内存,并且总计配备了多达12MB的大容量高速缓存。价格方面,预计Core i7 990X处理器的定价将不会低于999美元,不过应该注意的是这款处理器支持超线程技术,可以同时支持多达12条线程,性能强悍自然无须多言。 关于英特尔Core i7 990X处理器,我们最关心的还是它的正式上市日期。日前有国外消息报道,英特尔预计将于2011年第一季度正式推出Core i7 990X处理器。不过作为一代桌面神U,英特尔Core i7 990X未必可以神气太长的时间,据称到2011年第二季度英特尔方面预计还会推出一款主频更高的新版Core i7处理器产品,该处理器同样基于32纳米的Westmere架构,同样属于英特尔顶级的Extreme Edition系列,同样采用了6核心设计,总而言之Core i7 990X的风头很可能在上市一个季度左右之后即被自家师弟盖过。  

    时间:2010-11-25 关键词: Intel core i7 990x

  • Wind River针对第二代Intel® Core™处理器强化多核软件功能与支持

    风河(Wind River)日前宣布,其多核软件解决方案已针对第二代Intel® Core™处理器系列产品进行进一步优化,并提供商业化的正式支持,同时也将提供可广泛支持各类Wind River软件产品线的相关主机板支持套装方案。 根据配合Intel产品开发进程而拟定的长期产品发展蓝图,风河旗下软件将针对第二代Intel Core处理器系列产品提供全面支持,包括Wind River VxWorks、Wind River Linux操作系统平台、Wind River Hypervisor、Wind River Workbench、Wind River Workbench多核片上(On-Chip)调试JTAG工具,以及Wind River Simics模型数据库(Model Library)投产前(Pre-Silicon)支持方案等,都将完整支持第二代Intel Core处理器。此外,这些软件产品背后均有Wind River世界级的全球产品支持及服务能力作为其应用开发作为后盾。风河广泛完善的硬件支持能力,对于航天、国防、工业、医疗、网络等应用市场的客户来说意义格外重大,特别是军用雷达成像设备和医疗监控系统等若干应用领域,都可从中获益匪浅。 Wind River VxWorks产品管理部门副总裁Warren Kurisu表示:“当前市场对于嵌入式设备的图形运算性能以及图像精细程度的要求正呈现急剧升高的趋势,尤其是在航天、国防、工业、医疗用成像系统、网络等应用市场,这一趋势更为显著。通过紧密的集成措施,我们优化了旗下全系列多核软件产品解决方案,以顺利配合第二代Intel® Core™处理器系列产品,由此可以帮助开发人员维持稳健的研发步调并确保其竞争优势,尤其是当他们面对嵌入式设备开发任务且必须应用多核运算环境时,例如高精度视觉影像环境,Wind River优化方案将可提供一次到位的帮助。” Intel嵌入式运算部门产品营销总监Matt Langman则表示:“相较于先前任何一代处理器产品,第二代Intel® Core™处理器系列产品在嵌入式运算性能及功能方面都有更为长足的进步。像风河这样来自我们产业合作伙伴生态系统的厂商所推出的早期解决方案,将可协助我们的客户早一步取得经过优化的软硬件解决方案,进而更快、更顺利地投入市场。” 第二代Intel Core处理器系列产品所提供的强化性能,可有效提升芯片组性能并降低系统功耗,而其中重要的几种内置功能则可进一步提供高精度的视觉影像处理能力。Intel独特的“环”架构(Ring Architecture)可让处理器内置的图形处理引擎与处理器核心部分共同分享运算资源,进而在不消耗更多系统电力的前提下同步提升系统运算及图形处理性能。第二代Intel Core处理器内置的图形处理引擎可针对诸如HD高分辨率影片、3D影像成像、游戏、多任务作业执行、在线社群互动机制以及多媒体等应用范畴,提供强化的视觉影像功能。  

    时间:2011-01-06 关键词: Intel river wind core

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