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  • 台积电英文名TSMC应该大写还是小写?“迷信”造就今日成功

    台积电英文名TSMC应该大写还是小写?“迷信”造就今日成功

    台积电,是全球第一大晶圆代工公司,最近几年来台积电率先推出新一代制程工艺,风头比以往的半导体大哥Intel还要劲,尤其是2018年率先量产7nm工艺以来,台积电成了香饽饽,苹果、华为、AMD等公司都要抢着用最新工艺。 根据集邦科技拓璞产业研究院公布的最新数据,2019年Q1到Q3季度,台积电的营收达到了242.5亿美元,虽然同比下滑了2.6%,但是依然是全球第一大晶圆代工厂,市场份额达到了50%,一家就超过了后面几家,排名第二的三星晶圆代工营收只有93亿美元。 台积电多年来在晶圆代工行业的成功已经不需多言,但有个小细节想必是很多人不知道的,那就是该公司的英文名字Taiwan Semiconductor Manufacturing Company的缩写TSMC到底是应该大写还是小写?日常写作习惯中,大家看到是大写TSMC居多,但这是官方的本意吗? 这件事还真的一段背景的,据媒体报道,台积电元老级主管解释了台积电英文名字大小写的问题,创办之初他们的主管是工程背景的,他比较迷信一个说法—;—;工字不出头就一辈子没有出头的机会,内部认为采用小写的t才会有出头机会,而大写的T不会有出头机会。 这个提议也受到了台积电创始人张忠谋的认可,最终台积电的英文名称就是小写的tsmc而非大写的TSMC。

    时间:2019-12-20 关键词: tsmc 台积电 英文 大写 小写

  • Mentor Tanner模拟/混合信号工具获得TSMC模拟IC设计专有工艺认证

    Mentor,a Siemens business日前宣布,其Tanner™模拟/混合信号(AMS)设计工具—Tanner S-Edit原理图输入工具和Tanner L-Edit版图编辑器—现已获得认证,可用于TSMC的可互操作的PDK(iPDK),适用于广泛的TSMC专有工艺技术,以实现高产量的模拟IC设计。Mentor的Tanner AMS设计工具经过优化,可创建全定制模拟或“Analog on Top”混合信号集成电路(IC),适用于22nm及以上工艺。许多领先的IC供应商使用Mentor的Tanner工具为广泛的市场(包括汽车、可穿戴设备和工业物联网(IoT)领域)设计高度复杂的AMS设备。“在全球增长速度最快的市场当中,很多市场对专用AMS芯片的需求越来越大,这些芯片能够无缝衔接模拟和数字世界。Mentor的Tanner工具经过专门设计,旨在帮助IC设计人员满足这一日益增长的需求,同时为创建高度创新的AMS设计提供一个理想的平台。”Mentor,a Siemens business的集成电路设计系统部总经理Greg Lebsack表示,“适用于支持模拟IC设计的TSMC专有工艺的Tanner AMS工具已获得认证,这对我们的客户来说是个好消息,它有助于加快上市时间和降低风险。对我们的共同客户来说,Mentor Tanner AMS解决方案与TSMC专有工艺结合用于模拟IC设计是真正的强强联合。”TSMC 用于专有工艺技术的iPDK可帮助芯片制造商满足前沿AMS IC设计的特定要求。Mentor的AMS工具现已获得认证,可用于许多晶圆代工厂的 iPDK,包括22nm超低功耗、28nm高性能计算、40nm混合信号技术以及适用于当今最先进的模拟IC的其他专有工艺技术。“我们与Mentor之间的长期合作可确保能在特殊节点为我们双方的客户提供成功设计和制造芯片所需的EDA解决方案和服务以及相关支持,”TSMC设计基础架构管理事业部高级总监Suk Lee表示,“这项合作成果结合了TSMC的专有工艺技术与Mentor的高级设计工具,帮助我们的客户在汽车、智能可穿戴设备和工业物联网等广泛的市场领域中获得创新成功。”

    时间:2019-10-21 关键词: 晶圆 tsmc ic

  • 苹果宣布已有44家供应商支持环保生产,包括富士康和TSMC

    苹果在近年陆续公布了一些环保计划,包括其全球所有设施100%采用清洁能源,在中国与10家公司合作建立清洁能源基金,此前还宣布了投资25亿美元在这方面建设上,除了以身作则外,苹果去年开始联合供应链的合作伙伴一起搞环保生产,而在最新的公布中,苹果表示已经有44家供应商支持了他们的清洁能源生产。     图片来源Apple 苹果在最新的新闻稿中提到,他们有74%的二氧化碳排放都是来自其供应商,所以在去年他们宣布了与供应商合作,在生产苹果产品时采用清洁能源,到最新目前参与到清洁能源生产的苹果供应商已经达到44个,计划到2020年,苹果的供应链内将采用40亿瓦的可再生能源。 而据外媒The Verge的报道,这批新增的供应商中当中包括了苹果两个的最大代工厂富士康和TSMC,前者为苹果的iPhone和Mac在内主力产品代工生产,而TSMC则是苹果目前A系列自研芯片的独家代工厂,这两家是苹果的供应链里面最重要的企业,所以能获得他们的支持,这对苹果的清洁能源项目有很大的推进。 早在去年,苹果便宣布了他们在全球43个国家的零售店、办公室、数据中心和托管设施,都已经100%采用清洁能源进行供电,并在十月份推出的新款Mac电脑上采用了可完全回收的铝制金属,这些措施和投资都让苹果在环境保护这件事上处于全球科技公司的前列。

    时间:2019-04-12 关键词: 富士康 苹果 tsmc

  • 面向下一代云到边缘基础设施,Arm、Cadence、Xilinx联合推出基于台积电7nm工艺的首款Arm Neoverse系统开发平台

    内容提要: ·高性能计算领域领导者联合交付业内首款7nm Arm Neoverse N1 SoC开发平台,和CCIX互连架构 ·该开发平台包括一个2.6-3GHz的Neoverse N1 SoC,该SoC基于TSMC 7nm FinFET工艺,完全采用Cadence全套流程来完成设计实现和验证,并能通过CCIX协议与 Xilinx FPGA进行互联。 Arm、Cadence Design Systems, Inc. (NASDAQ: CDNS) 和Xilinx, Inc. (NASDAQ: XLNX)今日宣布,联合推出基于全新ArmÒ Neoverse™ N1的系统开发平台,该平台将面向下一代云到边缘基础设施,并已在TSMC7纳米FinFET工艺上得到全面硅验证。Neoverse N1 系统开发平台(SDP)同时也是业内第一个7纳米基础设施开发平台,可利用CCIX互联架构实现非对称计算加速,可帮助硬件和软件的开发者进行硬件原型设计,软件开发和系统校验,以及性能分析/调优。 SDP平台内含基于Neoverse N1的SoC芯片,运行频率可达到3GHz,全尺寸缓存,最新优化的系统IP可支持相当程度的存储器带宽。强劲性能的SDP平台非常适合面向机器学习(ML)、人工智能(AI)和数据分析等广泛的新兴领域的开发、调试、性能优化和工作负荷分析。 Neoverse N1 SDP平台由Arm、Cadence和Xilinx联合开发,包括Cadence CCIX、PCI Express Gen 4和DDR4 IP 。SDP平台基于TSMC 7纳米 FinFET工艺,完全采用Cadence全套工具流程进行实现和验证,是业内第一个也是最领先的7纳米工艺量产产品,并可以通过Xilinx Alveo U280 CCIX加速器卡和CCIX芯片间一致性协议,实现与Xilinx Virtex UltraScale+ FPGAs的互联。针对计算工作量很大的客户,CCIX大幅优化了加速器可用性以及数据中心能效比,降低进入现有服务器基础结构系统的门槛,并改善加速系统的总体固定成本(TCO)。 可用性 Neoverse N1 SDP将于2019年第二季度开始限量供应,在第三季度开始将可广泛供应上市。开发者可以在Linaro 和GitHub开源存储库访问软件栈,享受开箱即用的Linux软件体验。Xilinx Alveo U280加速器卡目前已经可以通过Xilinx直接购买,该产品搭载高性能FPGA、集成HBM存储器和CCIX接口。此外,完整的Cadence SoC设计实现和验证流程工具、CCIX、PCIe Gen 4 IP和DDR4 IP,以及Neoverse N1快速应用安装包(RAK)现已上市,客户可以即刻开始在TSMC 7纳米工艺节点上设计基于Neoverse N1的系统。 合作伙伴评价 “全新的Neoverse平台可为具有万亿连接设备的世界,提供云端到边缘基础设施所需的性能和效率。我们与Cadence、TSMC和Xilinx的联合SDP平台,可真正为开发人员提供所需的系统开发工具,从而进行创新和优化的基于Neoverse的设计。” -Drew Henry, Arm公司基础设施业务高级副总裁兼总经理 “通过与Arm、TSMC及Xilinx合作,我们共同致力于推进下一代云到边缘的基础设施建设。为Neoverse N1 SDP贡献我们的IP和EDA工具流,客户可以使用完整的Cadence设计实现及验证流程、基础设施IP,和快速采纳工具包来开发自己的设备,把握机器学习、5G、分析以及其他新兴应用领域的发展机遇,在各自的细分市场脱颖而出。” -Dr. Anirudh Devgan, Cadence公司总裁 “此次合作将Arm,Cadence和Xilinx的顶尖产品、IP和工具,与TSMC 7纳米FinFET工艺技术和Foundry服务相结合,使我们的客户能够在机器学习/AI,5G和数据分析领域完成更快和更成功的应用开发,这些应用将可从根本上改变市场,从而创造更大的价值。” -Dr. Cliff Hou, TSMC技术开发副总裁 “包含Alveo加速卡的ARM Neoverse N1 SDP平台可支持CCIX,该高性能平台旨在推进下一代应用开发。异构设备之间的无缝数据共享,正是源于多个供应商的CCIX IP的成功集成及CCIX技术的技术扩展。“ -Gaurav Singh, Xilinx公司硅架构与验证全球副总裁

    时间:2019-03-13 关键词: cadence Xilinx ARM tsmc 7纳米工艺

  • 新思科技Design Platform全面支持TSMC多裸晶芯片3D-IC封装技术

    TSMC与新思科技合作为TSMC WoW和CoWoS封装技术提供设计流程 重点: ·新思科技Design Platform支持TSMC WoW直接堆叠和CoWoS技术。 ·解决方案包括多裸晶芯片和中介层(Interposer)的版图实现、寄生参数提取和时序分析以及物理验证。 ·参考流程使早期客户能够充分发挥3D-IC的潜力,实现高性能、低功耗应用。 新思科技(Synopsys, Inc.)宣布,新思科技Design Platform全面支持TSMC WoW直接堆叠和 CoWoS®先进封装技术。Design Platform支持与3D IC参考流程相结合,帮助用户在移动计算、网络通信、消费和汽车电子等应用中部署高性能、高连接性的多裸晶芯片技术。 新思科技Design Platform解决方案包括多裸晶芯片和中介层版图创建、物理布局规划和设计实现、寄生参数提取、时序分析以及物理验证。新思科技Design Platform支持TSMC WoW和CoWoS先进封装技术的主要产品和特性包括: ŸIC Compiler™ II布局布线:支持多裸晶芯片布局规划和实现,包括中介层和3D晶圆堆叠生成、TSV布局和连接分配、正交多层、45度单层,以及裸晶芯片互连接口模块生成以用于裸晶芯片间的参数提取和检验。 ŸStarRC™参数提取:支持TSV和背面RDL金属层提取、硅中介层提取,以及裸晶芯片间耦合电容提取。 ŸIC Validator:支持全系统DRC和LVS验证、裸晶芯片间DRC及接口LVS验证。 ŸPrimeTime® signoff分析:全系统静态时序分析,支持多裸晶芯片静态时序分析(STA) TSMC设计基础设施市场部资深总监Suk Lee表示:“高性能先进3D硅片制造和晶圆堆叠技术需要全新的EDA功能和流程,以支持更高的设计和验证复杂性。我们加强与新思科技的合作,为TSMC的CoWoS和WoW先进封装技术提供设计解决方案。我们相信,设计解决方案将使双方客户从中受益,提高设计人员的工作效率,加快产品上市。 新思科技芯片设计事业部营销与商务开发副总裁Michael Jackson表示:“通过深入合作,支持TSMC的WoW和CoWoS芯片集成解决方案的设计解决方案和参考流程将使我们的共同客户实现最佳的质量结果。新思科技Design Platform能够满足设计人员的进度要求,实现高成本效益、高性能、低功耗的多裸晶芯片方案。”

    时间:2018-10-26 关键词: design 新思科技 tsmc platform 3d-ic封装技术

  • 针对ADAS设计,新思科技推出支持TSMC 7nm工艺技术的汽车级IP

    十余家ADAS设计和自动驾驶芯片公司已在FinFET工艺中采用DesignWare IP 重点: ·基于7nm工艺技术的控制器和PHY IP具有丰富的产品组合,包括LPDDR4X、MIPI CSI-2、D-PHY、PCI Express 4.0以及安全IP。 ·IP解决方案支持TSMC 7nm工艺技术所需的先进汽车设计规则,满足可靠性和15年汽车运行要求。 ·ISO 26262 ASIL Ready IP包含安全包、FMEDA报告及安全手册,以加速芯片功能安全评估。 新思科技(Synopsys, Inc.)宣布,推出支持TSMC 7nm FinFET工艺技术的汽车级DesignWare®Controller和PHY IP。DesignWare LPDDR4x、MIPI CSI-2、D-PHY、PCI Express 4.0以及安全IP在TSMC 7nm工艺技术实现了先进的汽车设计规则,以满足ADAS和自动驾驶芯片的可靠性及运行要求。推出此项支持TSMC 7nm工艺技术的汽车级IP进一步扩展了新思科技FinFET工艺的ISO 26262 ASIL Ready IP解决方案的产品组合,并已被十余家领先的汽车厂商所采用。该IP满足严格的AEC-Q100温度要求,为汽车芯片提供高可靠性。此外,新思科技还提供包含故障模式和FMEDA报告的汽车安全包,能够节省设计人员数月的开发时间,并加快芯片安全功能评估。 TSMC设计基础设施市场部高级总监Suk Lee表示:“ TSMC与新思科技多年的成功合作经验有助于共同用户实现芯片在性能、功耗及面积方面的目标。新思科技通过推出支持TSMC 7nm FinFET工艺技术的汽车级DesignWareIP,持续致力于为设计人员提供高质量IP,实现其卓越的设计目标,并加快产品上市时间。” 新思科技IP营销副总裁John Koeter表示:“开发汽车级IP需要大量的专业知识和严苛的工艺要求,确保IP符合严格的ISO 26262功能安全标准和AEC-Q100可靠性标准。新思科技将继续大规模投资、开发支持TSMC 7nm等最先进工艺技术的汽车级IP,帮助设计人员提高芯片的功能安全性、可靠性和汽车质量认证。"

    时间:2018-10-18 关键词: 新思科技 tsmc adas

  • Synopsys设计平台获得TSMC工艺认证,支持高性能7nm+工艺技术

     2018年5月10日,中国 北京——全球第一大芯片自动化设计解决方案提供商及全球第一大芯片接口IP供应商、信息安全和软件质量的全球领导者Synopsys(NASDAQ: SNPS)近日宣布,Synopsys 设计平台获得TSMC最新工艺认证,符合TSMC最新版设计规则手册(DRM)规定的7-nm FinFET Plus先进工艺技术的相关规范。目前,基于Synopsys 设计平台完成的数款测试芯片已成功流片,多位客户也正在基于该平台进行产品设计研发。Synopsys设计平台在获得TSMC的此项认证后,将可以更加广泛地用于基于此工艺技术的芯片设计,包括高性能、高密度计算和低功耗移动应用。 该认证意味着TSMC极紫外光刻(EUV)工艺取得显著进步。与非EUV工艺节点相比,前者的晶片面积显著减少,但仍保持卓越的性能。 以Design Compiler® Graphical综合工具和IC Compiler™II布局布线工具为核心Synopsys设计平台性能显著增强,可充分利用TSMC的7-nm FinFET Plus工艺实现高性能设计。Design Compiler Graphical可以通过自动插入过孔支柱(via-pillar)结构,提高性能以及防止信号电迁移(EM)违规,并且可将信息传递给IC Compiler II进行进一步优化。它还会在逻辑综合时自动应用非默认规则(NDR),并感知绕线层以优化设计、提高性能。这些优化(包括IC Compiler II总线布线),将会在整个布局布线流程中继续进行,以满足高速网络严格的延迟匹配要求。 PrimeTime®时序分析工具全面支持先进的波形传播(AWP)技术和参数化片上偏差(POCV)技术,并已经进行充分优化,可解决更高性能和更低电压场景中波形失真和非高斯分布偏差造成的影响。此外,PrimeTime感知物理信息的Sign-off扩展了对过孔支柱的支持。 Synopsys强化了设计平台功能,可以执行物理实现、寄生参数提取、物理验证和时序分析,以支持TSMC的WoW技术。其中基于IC Compiler II的物理实现流程,全面支持晶圆堆叠设计,包括最初的裸晶布局规划准备到凸块(bumps)布局分配,以及执行芯片布线。物理验证由Synopsys 的IC Validator工具执行DRC/LVS检查,由StarRC™工具执行寄生参数提取。 TSMC设计基础架构营销事业部资深处长Suk Lee表示:“与Synopsys的持续合作以及TSMC 7-nm FinFET Plus工艺技术的早期客户合作,使我们可以提供差异化的平台解决方案,帮助我们的共同客户更快地将开创性新产品推向市场。Synopsys设计平台成功通过认证,让我们共同客户的设计方案首次实现了基于EUV工艺技术的批量生产。” Synopsys设计事业群营销和业务开发副总裁 Michael Jackson说:“我们与TSMC就7-nm FinFET Plus量产工艺进行合作,使客户公司可以放心地开始运用高度差异化的Synopsys 设计平台,设计日益庞大的SoC和多裸晶堆叠芯片。TSMC 7-nm FinFET Plus工艺认证,让我们的客户可以享受到先进的EUV工艺所带来的功率和性能上的显著提升,以及面积更大程度的节省,同时加快了其差异化产品的上市时间。”

    时间:2018-05-11 关键词: synopsys tsmc 7nm

  • Mentor扩展解决方案以支持TSMC 7nm FinFET Plus和 12nm FinFET工艺技术

    Mentor, a Siemens business 今日宣布 Mentor Calibre® nmPlatform 和 Analog FastSPICE™ (AFS™) Platform 获得 TSMC 12nm FinFET Compact Technology (12FFC) 和最新版本 7nm FinFET Plus 工艺的认证。Nitro-SoCTM 布局和布线系统也通过了认证,可以支持 TSMC 的 12FFC 工艺技术。 TSMC 设计基础架构营销部高级总监 Suk Lee 说道:“TSMC 很荣幸与 Mentor 展开密切合作,Mentor 为工具流程提供了更多功能,以便支持我们的全新 12nm 和 7nm FinFET Plus 工艺,从而继续增加其对 TSMC 生态系统的价值。多年以来,Mentor 一直都是我们的战略合作伙伴,西门子承诺继续在 Mentor 的电子设计自动化 (EDA) 技术领域进行投资,我们也期望帮助双方的共同客户向市场推出更加令人惊叹的全新 IC 创新产品。” 适用于 TSMC 12nm 和 7nm FinFET Plus 的 Mentor Calibre nmPlatform Mentor 针对 TSMC最新版本的 12nm 和 7nm FinFET Plus 工艺,增强了 Calibre nmDRC™ 和 Calibre nmLVS™ 工具的功能。Mentor 与 TSMC 携手合作,不仅确保适当的覆盖率,还优化了设计套件的运行速度。此外,TSMC 和 Mentor 还展开了合作,以便双方的共同客户能够了解 Calibre 设计规则检查 (DRC) 和多重曝光软件方面的极紫外 (EUV) 光刻要求。 Calibre xACT™ 寄生参数提取工具也通过了 TSMC 的 12nm v1.0 和最新版本 7nm FinFET Plus 的认证,达到了必需的精确度要求。 不仅 Calibre YieldEnhancer 工具获得了 TSMC 的 12nm 和 7nm FinFET Plus 工艺的认证,Mentor 和 TSMC 还联手提供了增强使用模型,旨在优化填充运行时间,通过工程变更指令填充 (ECO Fill) 来最大程度地减少形状移除,使用“随时填充”方法确保所有层之间的一致性。 Calibre PERC™ 可靠性平台是适用于 IP 和全芯片可靠性分析的验证解决方案。对于当今复杂密集的芯片设计而言,点对点和电流密度可靠性检查是至关重要的,但要在大型 12nm 和 7nm FinFET Plus 设计上完成这些检测,必须具备可扩展性。TSMC 和 Mentor 共同协作,实现了 Calibre PERC 解决方案,充分利用全新的多 CPU 运行功能,让共同客户能够更快地发现和解决他们设计中的全芯片可靠性问题。 适用于 TSMC 12nm 和 7nm FinFET Plus 的 Mentor AFS 平台 AFS 平台,包括 AFS Mega 电路仿真器,获得了 TSMC 的 12nm 和 TSMC 7nm FinFET Plus 工艺的认证。AFS 平台支持面向移动和 HPC 应用的 TSMC 设计平台的所有必需功能。全球领先的半导体公司的模拟、混合信号和射频 (RF) 设计团队均使用 AFS 平台对采用最新 TSMC 技术的芯片进行验证,并从中大获裨益。 适用于 TSMC 12nm 的 Mentor Nitro-SoC Mentor 的 Nitro-SoCTM 布局布线系统获得了 TSMC 的 12nm 工艺的认证。除了支持 12nm 工艺规则之外,Mentor 还增强了 Nitro-SoC 的内核引擎,以满足这种高密度、高能效工艺的全新标准单元架构要求和设计规则。这使得 Mentor 能够为 12nm 节点提供数字实施流程。 Mentor 副总裁兼 Design to Silicon 事业部总经理 Joe Sawicki 说道:“Mentor 非常荣幸能够成为 TSMC 生态系统的重要组成部分。今年,TSMC 和 Mentor 联手提供了众多解决方案,继续为共同客户提供多种设计方法,以促进移动、高性能计算、汽车、物联网、可穿戴设备市场的 IC 创新。”

    时间:2017-09-21 关键词: tsmc mentor finfet工艺

  • Synopsys与TSMC共同开发12nm FinFET制程的接口、模拟及基础IP

     新思科技近日宣布:与台湾集成电路制造股份有限公司(TSMC)共同开发用于TSMC 12FFC制程的DesignWare®接口、模拟及基础IP。通过为TSMC最新的低功耗制程提供更广泛的IP组合,新思科技协助设计人员,灵活运用该新制程在低漏电及较小面积上的操作优势。新思科技与TSMC在先进制程技术的IP开发上,拥有超过二十年的合作经验,现阶段已开发出可支持7nm制程技术的强大IP组合。新思科技针对TSMC 12FFC制程开发的DesignWare® IP,能让设计人员加速进行SoC的开发,其内容包含逻辑库(logic libraries)、嵌入式内存、嵌入式测试及修复、USB 3.1/3.0/2.0、USB-C 3.1/显示器端口1.3、DDR4/3、LPDDR4X、PCI Express® 4.0/3.1/2.1、SATA 6G、HDMI 2.0、MIPI M-PHY和D-PHY以及数据转换器IP。 TSMC设计基础架构营销事业部资深经理Suk Lee表示:“多年以来,TSMC与新思科技在TSMC先进FinFET制程方面,共同为设计人员提供最高质量的IP全方面组合。而在最新的TSMC 12FFC制程上,新思科技开发的IP解决方案也可有效协助设计人员改善SoC漏电状况,同时降低整体成本。” 新思科技IP营销副总裁John Koeter指出:“随着芯片设计不断加入更多精密的功能,我们的客户需要在SoC性能、功耗及面积方面提出更严格的要求。我们与TSMC紧密合作,针对TSMC 12FFC制程共同开发了大量IP,确保设计人员能及时获得最高质量的IP解决方案,以达成设计目标,加快产品上市。” 上市日程 用于TSMC 12FFC制程的DesignWare IP(包含USB 2.0/3.0/3.1/Type-C、显示端口、PCI Express 4.0/3.0/2.0、SATA 6G、MIPI D-PHY/M-PHY、25G以太网、HDMI 2.0、DDR4/3和LPDDR4X以及12位数据转换器)预计于今年第三季上市。

    时间:2017-03-30 关键词: synopsys tsmc finfet

  • Cadence获得TSMC 7nm工艺技术认证

     楷登电子近日正式宣布与台湾积体电路制造股份有限公司(TSMC)取得的多项合作成果,进一步强化面向移动应用与高性能计算(HPC)平台的7nm FinFET工艺创新。Cadence® 数字签核与定制/模拟电路仿真工具获得TSMC 7nm工艺 v1.0设计规则手册(DRM)认证及SPICE认证。合作期间,Cadence开发了包括多种解决方案的全新工艺设计包(PDK),进一步实现功耗、性能和面积(PPA)优化。此外,Cadence 7nm定制电路设计参考流程(CDRF)与设计库参数描述流程也获得增强,并已有客户完成7nm DDR4 PHY IP 的部署。 7nm工具认证 面向TSMC的7nm工艺,Cadence打造了从设计实现到最终Signoff的完整数字流程,且已经通过TSMC认证。该流程由以下核心系统组成:Innovus™ 设计实现系统、Quantus™ QRC提取解决方案、Tempus™ 时序签核解决方案、Voltus™ IC电源完整性解决方案、Voltus-Fi定制化电源完整性解决方案、物理验证系统(PVS)以及版图依赖效应(LDE)电气分析工具。 TSMC 7nm HPC平台已获得多项支持,包括Genus™ 综合解决方案的via-pillar建模以及完整的via-pillar设计实现和签核环境。同时,时钟网格控制和总线布线功能已经实现对高性能设计库的支持,进一步优化PPA性能并减少电迁移(EM)。上述特性皆有助于客户在成功打造先进节点系统的同时减少迭代次数,并确保成本与性能目标的实现。 获得认证的定制/仿真工具包括:Spectre® 加速并行仿真器(APS)、Spectre eXtensive 分区仿真器(XPS)、Spectre经典仿真器、Virtuoso®v版图套件、Virtuoso电路原理图编辑工具以及Virtuoso仿真设计环境(ADE)。7nm 工艺方面,高级设备投射以及定制化布线流程得到增强,助客户提高生产力,满足功耗、多种曝光,密度以及电迁移的要求。 7nm定制设计参考流程(CDRF) 为应对7nm定制与混合信号设计面临的挑战,Cadence成功开发增强版定制电路设计参考流程(CDRF)。增强版CDRF以经过改进的设计方法为基础,提供包括电路设计理念深度解读、版图设计实现,以及签核与验证模块在内的多项特色功能,提高生产力。电路设计模块详细解读了多项实现方法,包括如何通过使用模块发生器(ModGen)限制条件和TSMC PDK 的设备阵列获取电路原理图、如何进行功能性验证、良率预估和优化,以及如何进行可靠性分析;签核验证方面,物理验证模块特别强调了设计规则与“布局对线路图(LVS)”检查、签核寄生参数提取,以及电迁移和电压降(EM/IR)签核检查。 版图设计实现模块包括针对FinFET设备电路布局的互联与限制条件驱动版图,助设计师遵守设计规则,应对版图依赖效应(LDE)。布线模块包括色彩感知流程和创新的电痕模式系统,缩短设计时间,减少寄生,并帮助设计师避免因电迁移而导致的一系列问题。 7nm设计库参数特征化工具流程 工具认证以外,Cadence Virtuoso Liberate™ 参数特征化解决方案和 Virtuoso Variety™ 统计参数特征化解决方案也获得TSMC批准,将为包括高级时序、噪声和功耗模型在内的7nm工艺提供Liberty内容库。凭借创新的自由变量形式(LVF)描述方法,上述解决方案可以实现工艺变更签核;并创建电迁移(EM)模型,实现EM信号优化及签核。 面向7nm工艺的IP合作 作为DDR控制器和PHY IP的领先企业,Cadence DDR4 PHY和LPDDR4 PHY曾用于数代TSMC工艺技术(从28HPM/28HPC/28HPC+,到 16FF+/16FFC节点)。通过与TSMC及用户的紧密合作,Cadence从去年开始致力于开发7nm工艺IP。截至2016年第4季度,Cadence应用7nm工艺节点实现DDR4 PHY旗舰产品的成功流片;核心客户也已完成7nm DDR PHY与现有企业级SoC的集成。 “TSMC的最新工艺结合Cadence的强大工具与IP,必将为我们的共同客户打造最佳的先进节点设计解决方案,”Cadence公司执行副总裁兼数字与签核事业部、系统与验证事业部总经理Anirudh Devgan博士表示。“随着v1.0设计规则的成熟以及TSMC认证的获得,我们已经做好充分准备,满足最具创新能力7nm工艺客户的生产需求。” “全新v1.0设计规则与PDK表明,我们在7nm生产设计领域已经达到了全新高度,”TSMC设计架构市场部高级总监Suk Lee表示。“我们与Cadence紧密合作,共同开发针对7nm设计的创新IP并为其颁发认证,助力我们的共同客户实现移动设备与HPC设计的PPA目标。” “ARM与Cadence和TSMC已经就7nm设计流程展开密切合作,” ARM公司系统与软件事业部总经理Monika Biddulph表示。“该流程将进一步推动高端移动应用与高性能运算应用的平台开发。”

    时间:2017-03-23 关键词: cadence tsmc 7nm工艺技术

  • Cadence获得TSMC 7nm工艺技术认证

    Cadence获得TSMC 7nm工艺技术认证

     内容概要: ·凭借为TSMC 7nm工艺打造的定制/模拟电路仿真与数字工具套件,Cadence获得TSMC v1.0设计认证及SPICE认证。该套件旨在优化移动应用与高性能应用的计算设计。 ·TSMC与Cadence携手开发面向7nm定制电路设计参考流程的先进方法与特色功能,提高设计生产力 ·Cadence 7nm设计库参数特征化工具流程支持工艺变更签核 ·Cadence采用7nm工艺节点的旗舰DDR4 PHY已成功流片,并将继续开发针对TSMC 7nm工艺的完整设计IP 楷登电子(美国 Cadence 公司)今日正式宣布与台湾积体电路制造股份有限公司(TSMC)取得的多项合作成果,进一步强化面向移动应用与高性能计算(HPC)平台的7nm FinFET工艺创新。Cadence® 数字签核与定制/模拟电路仿真工具获得TSMC 7nm工艺 v1.0设计规则手册(DRM)认证及SPICE认证。合作期间,Cadence开发了包括多种解决方案的全新工艺设计包(PDK),进一步实现功耗、性能和面积(PPA)优化。此外,Cadence 7nm定制电路设计参考流程(CDRF)与设计库参数描述流程也获得增强,并已有客户完成7nm DDR4 PHY IP 的部署。 7nm工具认证 面向TSMC的7nm工艺,Cadence打造了从设计实现到最终Signoff的完整数字流程,且已经通过TSMC认证。该流程由以下核心系统组成:Innovus™ 设计实现系统、Quantus™ QRC提取解决方案、Tempus™ 时序签核解决方案、Voltus™ IC电源完整性解决方案、Voltus-Fi定制化电源完整性解决方案、物理验证系统(PVS)以及版图依赖效应(LDE)电气分析工具。 TSMC 7nm HPC平台已获得多项支持,包括Genus™ 综合解决方案的via-pillar建模以及完整的via-pillar设计实现和签核环境。同时,时钟网格控制和总线布线功能已经实现对高性能设计库的支持,进一步优化PPA性能并减少电迁移(EM)。上述特性皆有助于客户在成功打造先进节点系统的同时减少迭代次数,并确保成本与性能目标的实现。 获得认证的定制/仿真工具包括:Spectre® 加速并行仿真器(APS)、Spectre eXtensive 分区仿真器(XPS)、Spectre经典仿真器、Virtuoso®v版图套件、Virtuoso电路原理图编辑工具以及Virtuoso仿真设计环境(ADE)。7nm 工艺方面,高级设备投射以及定制化布线流程得到增强,助客户提高生产力,满足功耗、多种曝光,密度以及电迁移的要求。 7nm定制设计参考流程(CDRF) 为应对7nm定制与混合信号设计面临的挑战,Cadence成功开发增强版定制电路设计参考流程(CDRF)。增强版CDRF以经过改进的设计方法为基础,提供包括电路设计理念深度解读、版图设计实现,以及签核与验证模块在内的多项特色功能,提高生产力。电路设计模块详细解读了多项实现方法,包括如何通过使用模块发生器(ModGen)限制条件和TSMC PDK 的设备阵列获取电路原理图、如何进行功能性验证、良率预估和优化,以及如何进行可靠性分析;签核验证方面,物理验证模块特别强调了设计规则与“布局对线路图(LVS)”检查、签核寄生参数提取,以及电迁移和电压降(EM/IR)签核检查。 版图设计实现模块包括针对FinFET设备电路布局的互联与限制条件驱动版图,助设计师遵守设计规则,应对版图依赖效应(LDE)。布线模块包括色彩感知流程和创新的电痕模式系统,缩短设计时间,减少寄生,并帮助设计师避免因电迁移而导致的一系列问题。 7nm设计库参数特征化工具流程 工具认证以外,Cadence Virtuoso Liberate™ 参数特征化解决方案和 Virtuoso Variety™统计参数特征化解决方案也获得TSMC批准,将为包括高级时序、噪声和功耗模型在内的7nm工艺提供Liberty内容库。凭借创新的自由变量形式(LVF)描述方法,上述解决方案可以实现工艺变更签核;并创建电迁移(EM)模型,实现EM信号优化及签核。 面向7nm工艺的IP合作 作为DDR控制器和PHY IP的领先企业,Cadence DDR4 PHY和LPDDR4 PHY曾用于数代TSMC工艺技术(从28HPM/28HPC/28HPC+,到 16FF+/16FFC节点)。通过与TSMC及用户的紧密合作,Cadence从去年开始致力于开发7nm工艺IP。截至2016年第4季度,Cadence应用7nm工艺节点实现DDR4 PHY旗舰产品的成功流片;核心客户也已完成7nm DDR PHY与现有企业级SoC的集成。 “TSMC的最新工艺结合Cadence的强大工具与IP,必将为我们的共同客户打造最佳的先进节点设计解决方案,”Cadence公司执行副总裁兼数字与签核事业部、系统与验证事业部总经理Anirudh Devgan博士表示。“随着v1.0设计规则的成熟以及TSMC认证的获得,我们已经做好充分准备,满足最具创新能力7nm工艺客户的生产需求。” “全新v1.0设计规则与PDK表明,我们在7nm生产设计领域已经达到了全新高度,”TSMC设计架构市场部高级总监Suk Lee表示。“我们与Cadence紧密合作,共同开发针对7nm设计的创新IP并为其颁发认证,助力我们的共同客户实现移动设备与HPC设计的PPA目标。” “ARM与Cadence和TSMC已经就7nm设计流程展开密切合作,” ARM公司系统与软件事业部总经理Monika Biddulph表示。“该流程将进一步推动高端移动应用与高性能运算应用的平台开发。”

    时间:2017-03-22 关键词: cadence tsmc 技术前沿 7nm

  • Cadence与TSMC合作12FFC工艺技术,驱动IC设计创新

     内容提要: •Cadence的强大工具和丰富IP结合TSMC 12FFC工艺,助力SoC设计师打造中端移动应用及高端消费电子应用 •Cadence数字与签核及定制/模拟电路仿真工具套件获得新版DRM认证,助力客户启动早期开发 •Cadence提供库特征化工具流程,并为开始采纳12FFC工艺的客户开发全新IP •可供客户下载的全新PDK 楷登电子(美国 Cadence 公司)今日正式公布其与台湾积体电路制造股份有限公司(TSMC)全新12nm FinFET紧凑型(12FFC)工艺技术开发的合作内容。凭借Cadence® 数字与Signoff解决方案、定制/模拟电路仿真解决方案及IP,系统级芯片(SoC)设计师可以利用12FFC工艺开发正在快速发展的中端移动和高端消费电子应用。上述应用对PPA性能(功耗、性能和面积)的要求更高,为此,Cadence正与12FFC工艺的早期客户开展紧密合作。 Cadence数字与签核及定制/模拟电路仿真工具已获得TSMC为12FFC工艺设立的新版设计规则手册(DRM)认证,支持TSMC的全新12FFC工艺技术;流程设计工具包(PDK)也已发布,供客户下载。此外,Cadence专门开发设计库特征化工具流程,并为已经采纳12FFC工艺的客户开发全新IP。如需了解Cadence全流程数字与签核解决方案的详细内容,请访问www.cadence.com/go/tsmc12ffcds。如需了解Cadence定制/模拟电路仿真解决方案的详细内容,请访问www.cadence.com/go/tsmc12ffcca。如需了解Cadence IP解决方案的详细内容,请访问www.cadence.com/go/tsmc12ffcip。 12FFC数字签核与定制/模拟电路仿真工具认证 已获得12FFC工艺认证的Cadence数字与Signoff,以及定制/模拟电路仿真工具包括: ·Innovus™ 设计实现系统:符合TSMC 12FFC设计需求,包括布图规划、利用色彩/pin访问/变更感知集成的时序收敛实现布局和布线,以及时钟树和功耗优化;提高生产力,缩短周转时间。 ·Quantus™ QRC提取解决方案:所有12FFC建模特征皆符合TSMC的精度要求,对标代工黄金标准(Foundry Golden),支持多重曝光,并内置3D提取功能。 ·Tempus™ 时序签核解决方案:支持延迟和信号完整性效应的集成高级工艺计算;支持静态时序分析(STA);包括低电压应用在内,皆符合TSMC严苛的精度标准。 ·Voltus™ IC电源完整性解决方案:单元级电源完整性工具。全面支持电迁移和电压降(EM/IR)设计规则和要求的同时,高精度实现全芯片SoC电源签核。 ·Voltus-Fi定制化电源完整性解决方案:SPICE级的精确工具。全面支持电迁移和电压降(EM/IR)的设计规则和要求,实现晶体管级仿真、存储及定制化数字IP模块的分析与签核。 ·Virtuoso® 定制化IC先进节点平台:支持从设计实施到验证的创新流程,提高生产力;集成电气与物理设计检查,并符合TSMC认证Cadence签核平台的相关标准。 ·Spectre® 仿真平台:包括Spectre电路仿真工具、Spectre并行加速仿真工具(APS)、Spectre eXtensive 分区仿真工具(XPS),完全支持具有自发热和可靠性效应的先进节点设备模型,快速精准的实现电路仿真。 ·物理验证系统:采用多项先进技术和工作规则,支持设计规则检查(DRC)、电路布局验证(LVS)、先进金属填充、良率评估、压敏检查及实时设计签核。 ·光刻电气分析器:支持版图依赖效应(LDE)感知再仿真、版图分析、匹配约束检查、LDE贡献报告;并可以依据部分版图生成固定方案,加速12FFC模拟设计收敛。 Cadence数字与签核工具支持12FFC工艺所需的增强布图规划、布局、布线及提取功能。Cadence定制/模拟电路仿真工具提供丰富的底层支持与功能,助设计师获得远高于传统工艺的生产力,精准的快速实现12FFC设计验证,同时确保高性能及高可靠性。 12FFC设计库参数描述工具流程 Cadence Virtuoso Liberate™ 参数特征化解决方案和 Virtuoso Variety™ 统计参数描述解决方案也获得TSMC批准,将为包括高级时序、噪声和功耗模型在内的7nm工艺提供Liberty内容库。凭借创新的自由变量形式(LVF)描述方法,上述解决方案可以实现工艺变更签核;并创建电迁移(EM)模型,实现EM信号优化及签核。 面向12FFC的 IP合作 过去数年,Cadence与采用16FF+ 与16FFC工艺的核心客户紧密合作,并于今日开始与12FFC客户展开合作,开发面向智能手机、平板电脑及其他高端消费电子应用的下一代应用处理器。目前,Cadence正将其旗舰产品LPDDR4 PHY迁移至12FFC工艺节点,目标传输速度4266Mbps,助客户充分发挥12FFC工艺的优势。同时,Cadence已经完成面向12FFC的LPDDR控制器IP开发。凭借更高速的处理器和全新的紧凑型标准单元库,采用12FFC工艺的客户将得以进一步缩小芯片尺寸,大幅降低设备功耗。 “我们的客户希望使用最高质量的设计工具、IP和工艺技术,而且非常重视工具的灵活性,以实现每个SoC项目的具体目标。” Cadence公司全球副总裁兼数字与签核事业部、系统与验证事业部总经理Anirudh Devgan博士表示, “除了高性能和节约成本,TSMC的全新12FFC可以助客户充分发挥FinFET工艺的优势。我们与TSMC合作开发了丰富的工具和IP,共同客户将使用熟悉的工具和流程,在各自领域大展身手。” “12FFC工艺是介于16nm和7nm工艺之间的另一种理想选择,提升了客户在打造面积与功耗敏感应用时的灵活性。” TSMC设计架构市场部资深总监Suk Lee表示。 “得益于和Cadence的长期合作,我们及时推出了针对全新12FFC工艺的强大工具、流程和IP。”

    时间:2017-03-21 关键词: cadence tsmc 行业资讯

  • TSMC的5nm工艺预计在2019年试产,已着手3nm工艺研发

    TSMC的5nm工艺预计在2019年试产,已着手3nm工艺研发

    Intel此前在2017年投资者会议上宣称他们的半导体工艺依然领先对手3年时间,结果被人嘲讽为PPT制敌,因为三星、TSMC的10nm工艺已经开始量产了,Intel的10nm工艺要等到今年底才能问世。对TSMC台积电来说,他们的工艺之前确实落后Intel一两代,但在10nm节点开始弯道超车,未来的工艺发展速度更是(官方宣传中)超过了Intel,2018年打算量产7nm,而2019年则会试产5nm工艺,现在也着手研发更先进的3nm工艺了。 23日下午TSMC公司举行了供应链管理论坛,总经理、联席CEO刘德音在会议上做了主题演讲,公布了TSMC公司的一些新动向,比如2017年资本开支将达到100亿美元,研发费用也会增加15%。 对于工艺进展,刘德音表示10nm工艺去年底就已经量产,现在有超过3000名工程师正在为第一季度的出货做准备,今年下半年出货量还会快速扩大。 10nm之后半导体制造工艺也会越来越困境,其中7nm公认为是高性能节点,而TSMC此前也对7nm进展感到满意,自信会领先对手。这次会议上,刘德音提到TSMC的7nm工艺会在今年第一季度试产,2018年正式量产。 7nm之后就是5nm工艺,TSMC表示他们的5nm工艺今年已经进入技术研发阶段,2019年上半年准备试产,不过具体量产时间就没有公布。 再往后还有3nm工艺,这个工艺就更加遥远了,Intel之前的路线图中最多也就前瞻到5nm工艺,而TSMC表现已经着手研发3nm工艺了,投入了数百名工程师资源进行早期研发,TSMC自己也没公开3nm工艺什么时候试产、量产。 PS:考虑到TSMC以往的黑历史,这些制程工艺的真正量产时间其实还是会有变数的,比如说7nm工艺,虽然他们并不是第一家准备在2018年就量产7nm工艺的公司(AMD好基友GF也这么说过),不过公认2018年量产7nm还是有点太早了,时间还不靠谱,财大气粗如Intel这般也只是计划在2020甚至2021年量产7nm工艺,此前宣布投资70亿美元升级亚利桑那州的Fab 42工厂就是为7nm准备的。

    时间:2017-02-24 关键词: tsmc 新鲜事 5nm工艺 3nm工艺

  • TSMC与Mentor Graphics携手合作,为全新InFO技术变型提供设计和验证工具

    Mentor Graphics 公司(纳斯达克代码:MENT)宣布,TSMC 扩展与 Mentor Graphics 的合作,将 Xpedition® Enterprise 平台与 Calibre® 平台相结合,在多芯片和芯片-DRAM 集成应用中为 TSMC 的 InFO(集成扇出)封装技术提供设计和验证。Mentor 专门开发了全新的 Xpedition 功能为 InFO 提供支持,确保 IC 封装设计人员按照 TSMC 规格完成设计任务。通过结合 Calibre 和 HyperLynx® 这两大技术的优势,全新的 Xpedition 功能可在实现完全没有设计规则检查 (DRC) 错误的 InFO GDS 文件过程中,最大限度减少设计人员的工作量,缩短 DRC 周期。 TSMC 设计基础架构营销部高级总监 Suk Lee 说道:“TSMC 的 InFO 封装可支持众多行业需要。InFO 解决方案基于 Mentor Graphics 的 Xpedition Enterprise 和 Sign-off Calibre 平台等封装工具,可帮助我们的客户实现其产品上市时间目标。” Mentor Graphics 的 Xpedition Enterprise 平台是被广泛采用的、面向 PCB、IC 封装以及多板系统级设计的设计流程,包括架构创作、实施、制造执行等阶段。将用于设计的 Xpedition Enterprise 平台与用于分析和验证的 HyperLynx 工具套件以及业内领先的 Calibre 平台相集成,为设计人员实施 InFO 设计带来众多优势: · Xpedition 生成 InFO 版图,满足 TSMC 设计规则要求; · InFO 特定的精简化设计内制造验证采用 HyperLynx DRC 来加速收敛,缩短设计阶段的 DRC 迭代次数; · Calibre DRC、LVS 和 3DSTACK 解决方案提供 Sign-off 级芯片、InFO 封装 DRC 以及版图与电路图 (LVS) 芯片间连接验证,确保获得 TSMC 所需的精度和完全没有 DRC 错误的 GDS,提高一次性成功率; · Calibre 工具的直接突出显示和交互显示功能融入到封装设计平台结果中,缩短了晶圆代工厂准备进行 Sign-off 的时间; · 集成到热分析以及具有热感知的版图后仿真流程能尽早发现潜在的热问题; · 系统级信号路径追踪、提取、仿真以及网络列表导出可确保整个 InFO 封装信号的完整性。 Mentor Graphics BSD 副总裁兼总经理 A.J.Incorvaia 说道:“本次合作基于 Mentor 对 TSMC InFO 封装技术的初始支持,并且对此项支持进行了扩展。Mentor Graphics 与 TSMC 持续合作,确保了新的 InFO 技术变型可轻松纳入设计组合,因此设计公司能扩展所提供的产品,对自身的设计性能和上市时间充满信心。” Mentor Graphics Design to Silicon 事业部副总裁兼总经理 Joe Sawicki 指出:“实施 TSMC InFO 设计的公司在寻找一种集成式解决方案,能支持 InFO 封装设计在晶圆代工厂 Sign-off 级独特的实施和验证需要。Xpedition Enterprise 平台与 Calibre 工具集的结合能为我们双方的客户带来统一的设计和验证环境,以便生产完全没有 Sign-off 错误的晶圆代工 InFO 设计。”

    时间:2017-01-16 关键词: tsmc mentor xpedition graphics info封装

  • 台积电宣布10nm完工 7nm/5nm也在路上了

     2015年Intel、三星、TSMC都已量产16/14nm FinFET工艺,下一个节点是明年的10nm,而10nm之后的半导体制造工艺公认越来越复杂,难度越来越高,甚至可能让摩尔定律失效,需要厂商拿出更多投资研发新技术新材料。 TSMC在FinFET工艺量产上落后于Intel、三星,不过他们在10nm及之后的工艺上很自信,2020年就会量产5nm工艺,还会用上EUV光刻工艺。     TSMC日前举行股东会议,虽然董事长张忠谋并没有出席,不过两大联席CEO刘德音、魏哲家及CFO何丽梅都出席了会议,公布了TSMC公司Q2季度运营及技术发展情况,该公司调高了今年的资本支出到95-105亿美元,高于Intel公司的90-100亿美元,显示对未来发展的看好。 至于工艺进展,刘德音公布了TSMC的2020路线图,认为EUV光刻工艺在2020年时能有效降低量产5nm工艺的成本,TSMC计划在5nm节点上应用EUV工艺以提高密度、简化工艺并降低成本。 目前TSMC公司已经在7nm节点研发上使用了EUV工艺,实现了EUV扫描机、光罩及印刷的工艺集成。TSMC表示目前他们有4台ASML公司的NX:3400光刻机在运行,2017年Q1季度还会再购买2台。 之前有报道称三星也购买了ASML公司的量产型EUV光刻机,目的是在2017年加速7nm工艺量产。 EUV是新一代半导体工艺突破的关键,但进展一直比较缓慢,至少比三星、TSMC两家的嘴炮慢得多——早前TSMC宣称在2016年的10nm节点就能用上EUV工艺,之后又说7nm节点量产EUV工艺,但现实情况并没有这么乐观,现在他们的说法也是2020年的5nm节点,跟Intel的预计差不多了。 5nm还很遥远,10nm及7nm还比较现实,TSMC表示他们的10nm工艺已经有三个客户完成流片,虽然没公布客户名称,但用得起10nm工艺的芯片也就是苹果A10、联发科X30(被海思、展讯刺激的联发科在X30上爆发了)以及海思新一代麒麟处理器,流片的估计就是这三家了。 TSMC表示今年底之前还会有更多客户的10nm芯片流片,该工艺将在2017年Q1季度量产。 至于7nm,TSMC表示他们已经提前256Mb SRAM芯片,进展顺利,CEO表示相信TSMC的7nm工艺在PPA密度、功耗及性能方面要比对手更出色,已经有高性能客户预计在2017年上半年流片,正式量产则是在2018年。

    时间:2016-07-18 关键词: 三星 Intel tsmc

  • 三星/TSMC/Intel/AMD的“GF”争抢7nm首发

     2016年半导体的主流工艺是14/16nm FinFET工艺,主要有Intel、TSMC及三星/GlobalFoundries(格罗方德)三大阵营,下一个节点是10nm,三方都会在明年量产,不过10nm主要针对低功耗移动芯片,下下个节点7nm才是高性能工艺,是首次突破10nm极限,也是三方争抢的重点,TSMC及三星都准备抢首发。不过此前缺席了的GlobalFoundries公司这一次杀回来了,誓言在7nm节点领先。     IBM、GF去年率先公布了7nm工艺的突破进展 在7nm节点上,Intel表态很谨慎,14nm及10nm工艺都要战三代,7nm工艺要等到2020年了,但是TSMC和三星就激进多了,三星前不久巨资购入了EUV光刻机,希望在明年开始试产7nm工艺,TSMC公司也不甘落后,联合CEO刘德音日前表态称7nm工艺的SRAM良率已达30-40%,将是业界首家通过7nm工艺认证的半导体公司。 在这三家公司之外,还有一家公司不容忽视——从AMD半导体业务剥离出来的GlobalFoundries(格罗方德)公司,虽然被称为AMD的GF,但他们现在已经跟AMD没多大关系了,AMD的股份已经全都出手了,双方现在更像是一般的代工合作伙伴关系。 GlobalFoundries此前在半导体工艺上走的磕磕绊绊,但在14nm节点果断放弃自研工艺转而选择了三星14nm FinFET授权,现在已经走上正规了,不过他们显然不会甘心于此,2014年收购了IBM公司的晶圆厂业务——他们没花钱,反倒是IBM补贴了15亿美元。 GlobalFoundries在这次收购中获得了大量有经验的员工,这对推动新工艺研发很有帮助。去年7月份,GlobalFoundries联合IBM、三星及纽约州立大学率先推出了7nm工艺,他们也要在新一代工艺上保持领先了。 日前GlobalFoundries公司CTO。高级副总Gary Patton透露了他们的7nm工艺进展,表示已经激进地缩减了新工艺的栅极间距(pitch,衡量工艺水平的关键指标之一,数值越小越好)。 Patton表示他们在纽约州马耳他市的晶圆厂正在量产14nm工艺,这为他们开发更先进的工艺奠定了基础。 对于7nm,Patton声称即便没有EUV工艺,他们的新工艺也能降低晶圆成本。 按照Patton的预计,EUV工艺预计会在2020年量产,2018/2019年可能会少量生产。

    时间:2016-05-30 关键词: 三星 Intel tsmc

  • Mentor Graphics 提供对 TSMC 集成扇出型封装技术的支持

    Mentor Graphics 提供对 TSMC 集成扇出型封装技术的支持

    Mentor Graphics公司发布了一款结合设计、版图布局和验证的解决方案,为TSMC集成扇出型 (InFO) 晶圆级封装技术的设计应用提供支持。该解决方案包含 Calibre® nmDRC 物理验证产品、Calibre RVE™ 结果查看平台和Xpedition® Package Integrator 流程。它让共同客户能够将TSMC InFO技术独特的扇出层级结构和互连运用于如移动﹑消费类等对成本敏感的产品中。 现今高阶的单芯片系统 (SoC) 技术和封装要求之间的相互影响推动了 IC 和封装设计环境之间协同验证的需求。Xpedition Package Integrator流程将作为Mentor 支持TSMC独特InFO 设计要求的平台,它集成其他 Mentor 解决方案(首先实现于集成 Calibre nmDRC 和 Calibre RVE)。 Mentor® 解决方案允许 IC 和封装设计工程师直接透过集成于 Xpedition Package Integrator 流程中 Calibre nmDRC 工具查看和交互追踪结果,以验证 TSMC InFO 互连结构。由于此流程是借由已经验证Calibre RVE 工具的集成,它具有自动化 sign-off 功能,能更轻松地改正 Calibre nmDRC 产品显示的任何问题,并简化未来特性和功能的增加过程。 IC 设计工程师已广泛采用 Calibre nmDRC 工具作为多代工艺(Multiple-process) sign-off 解决方案。通过与 Xpedition Package Integrator 集成,如今他们可以在执行协同验证时与封装开发人员看到相同的视图。 “我们致力于借由提供一个利用成熟EDA设计工具的设计方法,让客户轻松采纳我们的解决方案,”TSMC 设计建构营销部资深处长 Suk Lee 说道。“Mentor 和 TSMC 通过 Calibre 和 Xpedition 平台的集成,建立这 InFO 方法,并且将持续合作优化该解决方案。” “将Calibre nmDRC技术与 Xpedition Package Integrator流程相集成是Mentor 支持TSMC InFO技术走出坚实的第一步,”Mentor Graphics Design to Silicon 事业部副总裁兼总经理 Joe Sawicki 说。“我们将继续与 TSMC 及其生态系统合作,借由建立更多功能的产品发展蓝图,在现有的基础上扩大合作,使 TSMC InFO的产品用户可以进一步加速产品上市时间。”  

    时间:2016-05-26 关键词: SoC tsmc mentor graphics 厂商动态

  • Synopsys的Custom Compiler通过TSMC 10-nm和7-nmFinFET工艺节点认证

    亮点: · Custom Compiler通过了TSMC的10nm和7nm FinFET工艺技术认证 · Custom Compiler支持轨迹模式和全着色流程等新FinFET要求 · Custom Compiler支持行业标准的iPDK,可以基于大量TSMC工艺技术进行定制化设计 新思科技(Synopsys, Inc.,纳斯达克股票代码:SNPS)日前宣布:公司最新的Custom Compiler™工具已经通过TSMC的10-nm FinFET生产认证并已初步启动7-nm设计认证。Custom Compiler有许多支持功能10-nm和7-nm FinFET技术的功能,包括轨迹模式支持、着色辅助、电感知布局、EM/IR检查和寄生感知分析等。该认证表明这些功能已为双方共同客户准备就绪。 Synopsys产品营销副总裁Bijan Kiani表示:“我们Custom Compiler开发的一个重要环节是要确保工具适用于TSMC提供的最先进的FinFET技术。我们打造Custom Compiler旨在满足FinFET布局要求,并加快FinFET布局任务速度。” TSMC设计基础架构营销部高级主管Suk Lee表示:“我们一直与Synopsys紧密合作,认证Custom Compiler可用于10-nm工艺节点,而针对7-nm初步设计的认证已经启动。我们还提供 PDK,以便在TSMC FinFET工艺节点上按照iPDK标准为双方共同客户提供Custom Compiler支持。”

    时间:2016-04-21 关键词: tsmc finfet 7nm 10nm

  • TSMC认证Synopsys IC Compiler II适合10-nm FinFET生产,并开始7-nm工艺的初步设计

    新思科技(Synopsys, Inc.,纳斯达克股票代码:SNPS)日前宣布:TSMC已经按照Synopsys的IC Compiler™ II布局及布线解决方案,完成了在其最先进的10-纳米(nm)级FinFET v1.0技术节点上运行Synopsys数字、验收及自定义实施工具的认证。由于早期10-nm采用者已经进行了多个生产设计,此次认证为这一技术在IC Compiler II广大客户群中大规模使用铺平了道路,使双方共有客户可以从新的技术节点中汲取最大收益。此外,TSMC已经为根据7-nm工艺节点最新设计规则手册(DRM)和SPICE模型认证IC Compiler II和相关实施工具奠定了第一个里程碑,使双方共同客户可以开启初步的设计活动。 亮点: • TSMC 10-nm认证加速了IC Compiler II的发展 • 相比以往技术节点的认证,深入广泛合作使认证节约了大量时间 • Galaxy Design Platform的Advanced Waveform Propagation技术使新技术节点可以支持使用超低电压的设计 为了支持TSMC10-nm在超低电压下运行,Synopsys与TSMC通过认证协作,支持Synopsys PrimeTime®对波形敏感的超低电压运行进行验收分析。此外,Galaxy™ Design Platform的全套工具都已通过验证,可达到全色10-nm工艺的设计规则与要求,如系统级芯片(SoC)设计所有级别的多模式与可靠性要求。获得认证的平台提供了布线规则、物理验证运行设置、精确验收提取技术文档、与SPICE相关的统计型时序分析以及适用于10-nm和7-nm FinFET工艺的互操作流程设计套件(iPDK)。 Synopsys设计团队产品营销副总裁Bijan Kiani表示:“我们与TSMC就其10-nm和7-nm工艺展开合作,使设计人员可以在围绕TSMC新一代FinFET工艺进行芯片设计时放心使用Galaxy Design Platform。对这两项FinFET工艺的认证加深了我们与TSMC开发新一代技术的合作关系。” TSMC设计基础架构营销部高级总监Suk Lee表示:“基于我们与Synopsys在FinFET方面的长期合作,此次TSMC认证意味着Galaxy Design Platform的工具如今已经可用于10-nm产品并可通过7-nm工艺为我们的共同客户提供初步服务。获得TSMC认证的Synopsys全套数字、验收及自定义实施解决方案将为我们的共同客户带来更高性能和更低功耗。” 获得TSMC认证的Synopsys主要工具与功能包括: • IC Compiler II布局及布线:先进的优化功能,可实现最佳区域、时序和功耗结果质量并对功耗、信号和单元级可靠性分析提供支持 • IC Validator验收物理验证:验收DRC、LVS和金属填充的验证运行设置;包括对Synopsys IC Compiler II中的设计内物理验证的支持 • StarRC™提取:多模式、全色感知变化和3-D FinFET建模,确保了行业领先的验收准确性 • PrimeTime时序验收:具有Advanced Waveform Propagation(AWP)、基于Liberty Variation Format(LVF)的流程变化分析以及布局规则感知的工程变更修复(ECO)指南的超低电压时序验收 • Galaxy Custom Designer®原理图编辑器和Laker®布局编辑器:支持全着色流程;跟踪模式支持,设计中EM/IR计算并整合了CustomSim™ EM/IR分析以排除布局验收错误 • PrimeRail和CustomSim可靠性分析:进行精确统计与动态门级和晶体管级分析,以支持着色感知电迁移(EM)规则,实现分析与IR压降完整性 • NanoTime自定义时序分析:10-nm嵌入式SRAM的SPICE精确晶体管级静态时序分析 • HSPICE®、CustomSim和FineSim®仿真:配备了自加热效果并提供精确电路仿真结果的FinFET设备建模,可实现模拟、逻辑、高频和SRAM设计 • ESP-CV自定义功能验证:用于10-nm SRAM,宏和库单元设计的晶体管级形式化等价性验证 另外,TSMC也就DesignWare® STAR Memory System®产品与Synopsys展开合作,从而对基于FinFET的内存进行测试、维修和诊断。

    时间:2016-03-25 关键词: tsmc finfet 10nm v1.0技术

  • Mentor Graphics获得TSMC 10nm FinFET工艺技术认证

    近日, Mentor Graphics公司(纳斯达克代码:MENT)今天宣布,Calibre® nmPlatform已通过TSMC 10nm FinFET V0.9 工艺认证。此外,Mentor® Analog FastSPICE™ 电路验证平台已完成了电路级和器件级认证,Olympus-SoC™ 数字设计平台正在进行提升,以帮助设计工程师利用 TSMC 10nm FinFET 技术更有效地验证和优化其设计。10nm V1.0 工艺的认证预计在 2015 年第 4 季度完成。 Mentor Graphics 联合 TSMC 为双方客户采用的 10nm FinFET 技术新增了一系列新功能,其中包括先进工艺的双重曝光、DRC检查、TSMC 全着色电路布局方法具体化,以及使用 Calibre nmDRC™ 和 Calibre RealTime 产品提高电路布局生产效率。为提升 FinFET 器件和多重曝光布局的电路仿真,我们在 Calibre xACT™ 中导入了新的寄生电路参数抽取模型,并对 Calibre nmLVS™ 的器件参数抽取进行优化。针对 10nm 级的可靠性要求,Calibre PERC™ 已增加 P2P 电阻和电流密度 (CD) 检查,有助于理清电气故障的根源。对于可制造性,Mentor Graphics 针对 Calibre YieldEnhancer 的 SmartFill 功能进行扩展,以期其能达到 TSMC 10nm 的填充要求。 “Mentor Graphics 与 TSMC 一直以来都携手合作,以确认在先进技术上的挑战并予以解决,”Mentor Graphics 公司 Design to Silicon 事业部副总裁兼总经理 Joseph Sawicki 说道,“双方的合作有助于我们共同的客户准时推出符合规格的设计并为全球市场提供更具竞争力的产品。” “我们与 Mentor Graphics 保持长期合作关系,为一代又一代的工艺提供创新性解决方案,”TSMC 设计基础架构营销部高级总监 Suk Lee 说道,“TSMC 与 Mentor Graphics 针对 10nm FinFET 技术的合作有助于双方客户充分利用此突破性 3D 晶体管技术的功率、性能和密度优势。” Analog FastSPICE (AFS™) 平台(包括 AFS Mega)多种类型的参考电路已通过 TSMC 10nm FinFET 工艺技术SPICE 模拟工具认证方案,而器件级别的认证正在进行中。Analog FastSPICE 平台为大规模纳米等级模拟、RF、混合信号、内存和全定制数字电路提供了快速而准确的电路验证。对于嵌入式 SRAM 和其他基于阵列的电路,AFS Mega 可提供精确的模拟结果。 Mentor Graphics 和 TSMC 同时还携手在 Olympus-SoC 布局和布线平台上支持10nm 全着色设计方法。Olympus-SoC 改进其功能,以支持 10nm 平面规划、布局和布线要求包括多尺寸最小布局单元和跨行约束感知标准单元配置(multi-site and cross-row constraints-aware placement)、通孔1的预着色布线(pre-colored routing for via1)、着色感知最小面积规则和增量化设计规则(color-aware min area rules, and incremental design rules),同时还能兼顾到工艺的变异情况。 Mentor Graphics 还对产品进行了调整以简化多工艺技术的设计和验证流程。例如,SmartFill ECO 填充流程可帮助设计工程师应付其最后的设计变更。Calibre 工具的多重曝光功能采用的全新多重曝光图表简化技术可减少运行时间和除错工作。Mentor Graphics 联合 TSMC 对 Delta-V 检查的可用性和速度进行优化,使用 Calibre nmDRC 产品和 Calibre RealTime 工具可协助客户应付 DRC 和双重曝光日益复杂的检查。设计工程师可利用TSMC Sign-off Calibre 产品平台的Calibre nmDRC 工具,并结合 Calibre RealTime 产品来提升效率并降低整体的 TAT。Mentor Graphics 与 TSMC 持续合作,确保为双方客户提供的 EDA 工具不仅可针对最新的制程技术进行优化,而且可为其他最尖端的技术精简流程。

    时间:2015-09-21 关键词: tsmc mentor graphics 10nm finfet工艺技术

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