优质Verilog开源项目实战指南

从数字电路到CPU设计中，verilog都是关键路径，小编整理了一些关于Verilog开源练习项目，涵盖从基础到进阶的完整学习路径，供大家参考

一、基础数字电路项目（0-3个月）

1. Basic-Gates (GitHub)

项目地址：https://github.com/OLabs-Bhopal/Basic-Gates
核心练习：

门级建模：AND/OR/NOT/XOR基础门电路
数据流建模：2:1 MUX、全加器
行为级建模：4位计数器

特色：附带测试平台(Testbench)模板

2. Simple-CPU (GitHub)

项目地址：https://github.com/abdullah-zaiter/Simple-CPU
核心功能：

8位RISC架构
支持12条基础指令
三级流水线实现

学习重点：状态机设计、指令译码

3. FPGA-Pong (GitHub)

项目地址：https://github.com/WillGreen/fpgapong
实战亮点：

VGA显示控制器开发
碰撞检测逻辑
实时计分系统

推荐开发板：Basys3/Nexys4

二、中级系统设计项目（3-6个月）

4. RISC-V Core (GitHub)

项目地址：https://github.com/cliffordwolf/picorv32
核心架构：

RV32IM指令集支持
5级流水线
可配置Cache模块

调试工具：配合GDB进行指令追踪

5. DDR3-Controller (GitHub)

项目地址：https://github.com/enjoy-digital/litedram
关键技术：

PHY层时序校准
命令调度算法
突发传输(Burst)控制

配套工具：LiteX框架

6. CNN-Accelerator (GitHub)

项目地址：https://github.com/dhm2013724/yolov2_xilinx_fpga
核心模块：

卷积计算单元优化
数据复用缓冲区
Winograd算法实现

性能指标：28nm工艺下1.5TOPS/W

三、高级综合项目（6个月+）

7. OpenTitan (GitHub)

项目地址：https://github.com/lowRISC/opentitan
企业级项目亮点：

Root of Trust安全架构
AES-256加密模块
物理不可克隆功能(PUF)

开发流程：Cocotb框架验证

8. LiteETH (GitHub)

项目地址：https://github.com/enjoy-digital/liteeth
网络协议栈实现：

10/100M以太网MAC
ARP/IPv4/UDP协议处理
硬件CRC校验

实测性能：Artix7平台达到94Mbps

四、开发环境配置指南

工具链组合方案：

仿真工具：

Icarus Verilog + GTKWave（轻量级）
ModelSim/QuestaSim（企业级）

综合工具：

Yosys（开源综合）
Vivado/Quartus（厂商工具链）

验证框架：

// UVM测试平台示例 class my_test extends uvm_test;  virtual task run_phase(uvm_phase phase);  my_sequence seq = my_sequence::type_id::create("seq");  seq.start(env.agent.sequencer);  endtask endclass

五、学习路线建议

基础阶段（1个月）：

完成《数字电子技术基础》配套实验
掌握Verilog-2005标准语法

提升阶段（3个月）：

开发UART/I2C外设控制器
实现Cache一致性协议

实战阶段（持续）：

参与CHIPS联盟项目
贡献OpenTitan安全模块

延伸资源：

Verilog标准文档：IEEE Std 1364-2005
在线验证平台：EDA Playground
社区支持：StackExchange Electronics板块

通过系统化参与这些项目，开发者可以完成从门级电路到复杂SoC设计的完整能力跃迁，进行项目实践，配合《CMOS VLSI Design》等经典教材深化理论认知。