半导体制程中，线宽为何先抖动？叠对裕量怎么守？

先进制程里，半导体图形失控往往不是先坏在材料名词，而是先坏在随机性和对准预算。线宽只要在纳米级边缘开始抖动，后续蚀刻和沉积只能被动继承误差；而层间叠对一旦提前吃掉裕量，多重图形之间的电学窗口就会迅速收窄。

线边粗糙并不是单纯的曝光不稳，它本质上是光子统计、光刻胶反应和显影放大三者叠加后的随机结果。到极紫外或更小特征尺寸时，单位面积可用光子数下降，局部吸收的统计波动会先把酸生成量打散。后面的后烘并不会只把图形平滑化，酸扩散如果跨过目标边界，线边会在不同位置出现过切和欠切，显影时这些微小差异再被放大成锯齿状轮廓。问题不只停在临界尺寸均值，而是会直接转成晶体管有效栅宽、鳍片宽度和接触开口尺寸的离散性。对逻辑器件来说，这种离散会把阈值电压、驱动电流和泄漏电流一起拉宽；对存储阵列来说，最怕的是单元之间本来就很窄的感测余量被随机边缘继续侵蚀。在鳍式和环栅结构里，边缘粗糙还会改变局部电场集中位置，使后续刻蚀偏差和侧壁沉积不再线性响应，同样的平均线宽也会出现不同的有效沟道控制能力。制造端因此必须把光刻、蚀刻和量测联成闭环，单独把粗糙度压到某个数字而不看后续图形转移误差，往往并不能换来等比例的电学收益。

叠对预算则是另一类更硬的约束。先进节点很少只靠一次曝光完成关键层，双重甚至多重图形会把这一层准不准变成前后所有层加总后还剩多少误差。对准标记若被前序薄膜应力扭曲，曝光机即使本机精度足够，也可能在局部场区出现系统性偏差。晶圆热膨胀不均、夹盘真空分布、镜头畸变补偿残差，以及高深宽比结构引起的标记可见度下降，都会把理论上的叠对指标变成空间不均匀的问题。工程上最危险的不是平均叠对值，而是最差场点是否把接触孔推向栅边、是否让通孔落到下层金属边界附近。特别在栅切割、自对准通孔和接触孔落在细小有源区的步骤里，叠对误差会直接改变有效重叠面积，使接触电阻和寄生电容同时波动。良率工程因此更看重场内场间的尾部分布，以及不同制程步之间的误差相关性；若前序和后序误差方向同向叠加，最终尾部风险会远高于各自单独量测给出的印象。因此叠对控制要看分场预算、热漂移补偿和制程间对准链，不是看单台机台一次校正后的静态数据。

先进半导体的图形良率，实质上取决于两件事：先把随机边缘收进可统计分布，再把层间叠对守在最差场点也不越界的预算里。只盯均值，量产时往往会输给尾部分布。