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初始化

AD9361上电后进入睡眠状态以减小功耗,在进行操作前,时钟必须使能并完成初始化校正。主要校准参数如下:

  • BBPLL VCO校准

  • 射频合成器电荷泵校准

  • 基带RX模拟滤波器调谐

  • 基带TX模拟滤波器调谐

  • 基带TX第二次滤波调谐

  • RX TIA校准正

  • RX ADC设置

  • 基带DC偏移

  • 射频DC偏移

  • RX正交校准

  • TX正交校准


02

AD9361滤波




  • TX信号通路

AD9361 TX信号通路从AD9361数字接口接收IQ两路12比特补码数据,每个通道将数据经过四个数字插值滤波器送入12bitDAC。4个插值滤波器可旁路。DAC模拟输出通过两个低通滤波器滤波后发送至RF混合器发射。低通滤波器的角频率可通过SPI寄存器编程。TX信号通路框图如图所示。

TX信号通路

其中第一个数字滤波器是可编程多相FIR滤波器,可通过因子124进行内插。TX FIR采用DAC_CLK作为采用时钟,DAC_CLK通过寄存器器0x002[D1:D0]进行配置。

TX HB1是一个固定系数半带插值滤波器,其功能通过寄存器0x002[D2]配置。

TX HB2也是一个固定系数半带插值滤波器,其功能通过寄存器0x002[D3]配置。

TXHB3/INT3提供了在两个不同固定系数插值滤波器中进行选择。TXHB3\INT3通过因子2进行插值,功能由寄存器0x002[D5:D4]控制,若0x002[D5:D4]置为2’b00,则不时用。当0x002[D5:D4]被设置为2’b01时,TXHB3被使用,并且内插因子设置为2。当0x002[D5:D4]被设置为2’b10时,TX INT3滤波器被使用并且内插因子设置为3

DAC之后的模拟滤波器通过去除采样混叠并在上变频前进行低通滤波,从而减小杂散输出。

TXBBLPF是一个可编程的3dB角频率三阶巴特沃斯低通滤波器,角频率范围625kHz~32MHz。通常将TXBBLPF校准到基带信道带宽的1.6倍,在寄存器0x0C0~ 0X0CC进行设置。

TX Secondary LPF是一个可编程3dB角频率单相低通滤波器,角频率可编程范围2.7MHz~100MHz,通常将该滤波器校准到基带信道带宽的5倍。在寄存器0x0D0~ 0x0D3进行设置。


  • RX 信号通路

AD9361 RX信号通路将经过下变频的信号(IQ)传递给基带接收器部分,由两个可编程模拟低通滤波器、一个12bitADC和四阶数字抽取滤波器组成。四个抽取滤波器可旁路。低通滤波器的角频率通过SPI寄存器编程。AD9361RX信号通路框图如图所示。

RX信号通路

RX TIA LPF是一个可编程3dB角频率单相低通滤波器,角频率可编程范围1MHz~ 70MHz,通常该滤波器校准到基带信道带宽的2.5倍,通过寄存器0x1DB~0x1DF编程设置。

RX BB LPF是一个可编程3dB角频率三阶巴特沃斯低通滤波器,角频率可编程范围200kHz~39.2MHz,通常该滤波器校准到基带信道带宽的1.4倍,通过寄存器0x1E0~0x1EF编程设置。

RXHB3/DEC3提供了在两个不同固定系数插值滤波器中进行选择,通过因子23选择,功能在寄存器0x003[D5:D4]控制。如果寄存器0x003[D5:D4]被置为2’b00,则滤波器不使用;如果寄存器0x003[D5:D4]被置为2’b01,则RX HB3被使用并且选择因子置为2;如果寄存器0x003[D5:D4]被置为2’b110,则RX DEC3被使用并且选择因子置为3

RX HB2是一个固定系数半带抽取滤波器,功能通过寄存器0x003[D3]控制。

RX HB1是一个固定系数半带抽取滤波器,功能通过寄存器0x003[D2]控制。

RX信号通路最后的数字滤波时一个可编程多相 FIR 滤波器。FIR滤波器可通过因子12,4进行选择,功能通过寄存器0x003[D1:D0]控制。滤波器的抽头可在16~128抽头共16组进行配置。抽头按照16bit补码格式。RX FIR拥有可编程增益-12dB,-6dB,0dB6dBFIR滤波器提供6dB增益动态范围,因此通常设置为-6dB产生0dB的净增益。


03


D9361接口




AD9361和基带处理器(BBP)之间并行数据端口和SPI接口进行数据和控制/状态信息传输。在宽带无线系统中,AD9361BBP之间的接口如下图所示。数据接口的操作可选择两种模式:标准CMOS兼容模式或者LVDS兼容模式。


AD9361接口

CMOS模式

保持单端CMOS逻辑兼容性;

可使用一个或两个数据端口,两个可以满足高吞吐率;

支持了个或两个数据端的FDDTDD操作。

LVDS模式

数据端口信号采用差分LVDS,在AD9361BBP之间允许12PCB走线或连接器互联。

仅数据端口(包括时钟和其他时序信号)是LVDS兼容;

支持FDDTDD


  • 并行数字接口

AD9361数字接口由两并行数据端口、时钟、同步和控制信号组成,这些信号配置为单端CMOS信号或高速低噪的LVDS进行数据传输。


  • 调整数据通路参数

调整数据通路参数,主要在于配置控制寄存器。下表列出了SPI寄存器用于配置并行数据端口控制情况。

SPI接口

SPI总线为AD9361提供了所有数字控制机制,每个SIP寄存器8bit宽,每个寄存器包含控制bit、专题状态监视器、或器件功能其他控制设置。SPI总线单寄存器写读操作的时序波形分别如下图所示。

SPI写时序

SPI读时序


  • 附加接口信号

CLOK_OUT是一个输出信号,作为BBP的主时钟源,时钟频率不高于61.44MHz

CTRL_IN[3:0]引脚是四位可编程输入信号,用于实时控制TX天线和RX增益。

CTRL_OUT[7:0]8位可编程实时处理数字输出信号,包括内部生成的功能和状态bit,比如PLL锁定、校准完成和AGC功能。

EN_AGC是一个输入信号,当AGC工作时进行实时控制。信号拉高时,迫使AGC解锁便于进行增益调控。

GPO[3:0]数字输出引脚,用于配置ENSM状态监视器或者作为通用逻辑输出。

RESETB输出信号,允许AD9361异步硬件复位,低电平有效。

SYNC_IN逻辑输入信号,提供AD9361器件所有数据端口同步信号。

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