一种小型化设备方案的设计与实现

时间：2021-11-16 18:05:13

关键字： AD9164 小型化射频直接发射 SoC 处理器通信轻量化

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[导读]摘要：为解决现有通信设备体积、功耗大的问题，文中提出一种小型化设备的设计及实现方案。方案主要由数字信号信息处理和收发信道两部分组成，使用高性能 SoC 处理器代替现有设备中的 DSP 及 FPGA 等处理器，使用基于捷变频器件 AD9164 设计的数字跳频本振源代替模拟跳频本振源，使用射频直接发射技术代替模拟上变频混频技术，简化了设备数字电路及模拟电路的设计难度，有效降低了设备的功耗、减轻了设备重量、缩小了设备体积。对方案设计中的系统启动加载流程及通信能力进行测试验证，测试结果表明，方案可满足现有通信设备的需求，对后续设备的小型化、轻量化设计具有指导意义。

引言

现有通信设备由中频信号处理、数据处理、接收信道、发射信道及射频前端组成，中频信号处理及数据处理组合使用多种处理器实现数字信号处理及数据解析等功能，接收信道使用二次混频电路实现下变频功能，发射信道使用复杂的模拟电路实现上变频功能，多种专用处理器及模拟混频电路的使用使得现有设备的质量、体积、功耗都较大。随着 SoC 技术及数字电路技术的高速发展 [1]，完全可对中频信号处理、数据处理及收发信道进行数模一体化设计。

本文提出一种小型化设备设计方案，给出了设计框图及实现方法。该方案采用数模一体化设计思想，使用高性能SoC 处理器代替现有设备中的多种专用信号处理器，使用数字本振源代替模拟本振源，使用射频直接发射技术代替模拟上变频混频电路，降低数字电路及模拟电路的设计难度。

1 系统设计方案

系统由数字信号信息处理、接收信道、发射信道、中频采样电路、射频直接发射电路、本振切换开关及射频自检控制组成，结构如图 1 所示。

数字信号信息处理分为 PL 和 PS 两部分，具有 VxWorks 镜像文件加载、系统收发流程控制、收发电路参数配置、数字信号处理算法及状态检测上报等功能。

中频采样电路对接收信道输出的中频信号进行模数变换后送入数字信号信息处理模块进行后续处理。

射频直接发射电路使用高性能 AD9164 器件和放大滤波电路实现上变频功能，在系统处于发射模式时将基带信号上变频为射频信号后输出，在系统处于接收模式时产生所需的快跳本振信号。

一种小型化设备方案的设计与实现

接收信道完成对射频信号的预选滤波、一次混频及放大处理，发射信道对射频直接发射电路输出的射频信号进行放大滤波后输出。

本振切换开关在系统处于发射模式时将射频信号送入发射信道，在系统处于接收模式时将射频信号送入接收信道的混频器作为本振源使用。

射频自检控制由一组开关组成，系统处于射频自检模式时将发射信道产生的信号直接回环到接收信道进行处理，处于正常模式时将射频接收信号送入接收信道、将发射信道输出信号送往射频前端。

2 数字信号信息处理设计

数字信号信息处理部分使用高性能 SoC 处理器实现现有设备的中频信号处理及数据处理功能，分为 PL 和 PS 两部分 [2]，在 PL 中实现中频信号处理功能，在 PS 中实现数据处理功能。PS为两个主频为800 MHz的ARM Cortex-A9内核[3]，按照功能划分为 CPU0 和 CPU1，CPU0 负责处理器上电初始程序加载、VxWorks 系统运行及数据处理软件运行；CPU1运行信号处理软件完成收发状态控制、数据解析等功能。系统控制流程如图 2 所示。

一种小型化设备方案的设计与实现

设备加电后首先加载 FSBL，然后依次加载 VxWorks 镜像文件和 PL bit 文件，最后加载并运行 CPU0 及 CPU1 程序。程序运行后首先初始化所有外围接口，随后读取配置状态，如果配置失败则重新配置，配置成功后分别进行基带自检和射频自检，并上报自检结果，自检无故障则根据时隙任务进行正常收发通信并进行周期自检，自检有故障则根据故障类型进行排故处理，之后重新加电运行。

3 收发信道设计

接收信道使用一次混频电路代替原有的二次混频电路，使用数字快跳本振源代替模拟快跳本振源，简化电路结构设计，接收电路框图如图 3 所示。接收信道首先对射频接收信号进行预选带通滤波、LNA放大，然后通过混频器进行下变频，最后经中频滤波后送入中频采样电路进行模数变换。通过配置射频直接发射电路来产生数字快跳本振信号，实现流程如图 4 所示。

发射信道采用高性能 AD9164 和滤波放大电路实现射频直接发射功能，射频发射电路设计如图 5 所示。

系统处于发射模式时，首先经 JESD204B 接口设置 IQ调制数据 [4]，然后通过 SPI 总线配置相应频率控制字，最后对 AD9164 上变频产生的射频信号进行放大滤波后输出。本方案中配置 AD9164 为 24 倍内插模式，工作模式为 NCO 基带直流模式 [5]，内核采样速率 fDAC 为 5.76 GHz，频率控制字为 48 bit，计算方式：

一种小型化设备方案的设计与实现

式中：f 所需频率为需产生的频率，单位为 MHz；fDAC 为 DAC采样频率，单位为 MHz。

一种小型化设备方案的设计与实现

由系统控制流程可知，设备加电启动后首先加载 FSBL，然后依次加载 VxWorks 镜像文件和 PL bit 文件，最后加载并运行CPU0 和CPU1 中的应用程序，加电启动流程如图6 所示。

由图 6 可知，系统的加电启动控制符合设计要求，待所有程序加载运行成功后，使用发送通信测试数据方式进行性能测试，测试结果如图 7 所示。

图6 系统加电流程测试图图7 通信测试数据结果图

根据测试结果可知，发送端发送 5 000 组通信测试数据后，在接收端可以完整接收到 5 000 组通信测试数据，且无丢包和误码，满足通信设计要求。

5 结语

本文采用数模一体化设计方法，提出一种小型化设备设计方案，给出设计框图及实现方法，并验证了方案的可行性。与现有通信设备相比，该方案可以简化数字电路及模拟电路的设计，有效降低设备功耗、减轻设备重量、缩小设备体积、简化数据交互控制时序，为后续设备的小型化、轻量化设计提供新的设计思路和参考依据，具有广阔的应用前景。