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WAIC 2026 RISC-V和物理智能论坛成功举办
7月18日上午，由上海开放处理器产业创新中心 (SOPIC) 和芯原股份联合主办的RISC-V和物理智能论坛在上海张江科学会堂科创厅成功举办。作为2026世界人工智能大会 (WAIC 2026)“三地四馆”张江片区联动活动之一，论坛以“RISC-V赋能空间计算与物理智能”为主题，围绕高性能RISC-V CPU、端侧AI、具身机器人、物联网、智能汽车等热点方向，分享最新技术成果与产业实践，深入探讨RISC-V在物理智能芯片设计、软件生态及产业应用中的发展机遇。
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基于RISC-V的同构融合计算，进迭时空为机器人提供多样化算力
在计算产业的演进历程中，每一个时代的更迭都伴随着底层架构的重新洗牌。从统治大型机与个人电脑时代的x86，到支撑移动互联网繁荣的Arm，计算架构的成功往往源于对新产品形态和新产业范式的精准捕捉。站在当下，我们正处于下一个计算时代的入口，而这个时代的核心特征将由RISC-V与物理AI的深度融合来定义。
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破局物理AI效率壁垒：MIPS分享RISC-V在全场景智能部署的应用实践
人工智能正在从纯粹的算法演进转向与物理世界深度融合的新阶段。物理智能作为当前最具颠覆性的赛道，对计算芯片提出了更高的自主可控要求。RISC-V架构凭借其开放、灵活和可扩展的天然优势，正成为推动这一领域发展的核心力量。
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从自动驾驶到具身智能：RISC-V定制芯片如何实现跨场景赋能？
具身机器人与人形机器人的研发是一个复杂的系统工程，涉及感知、决策、执行等多个环节。这类设备对芯片提出了极高的综合要求，包括高性能、低功耗以及极具竞争力的成本结构。传统的通用芯片往往难以在满足高性能计算的同时兼顾低功耗与低成本，这为定制芯片市场提供了广阔的空间。
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高并发、深流水、可扩展：高性能 RISC-V CPU 如何解决智能体的逻辑瓶颈？
在Agentic AI（智能体）时代，CPU被“拨乱反正”，重新回到舞台中心。而RISC-V CPU凭借着更高的定制能力、计算与控制的深度融合、更强的并发处理效率、以及成本优势与自主可控等特色，迎来了新的机遇。
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从星际探索到机器人关节：RISC-V在极端能效下的场景突围
随着端侧AI的发展，CPU开放架构开始受到更多关注。RISC-V作为第五代精简指令集，凭借其模块化、可扩展和灵活的商业模式，正迅速成为继x86和Arm之后的第三大计算架构。在人工智能、自动驾驶及数据中心等新兴领域，RISC-V的灵活性使其能够根据特定应用场景定制指令子集，从而满足差异化的算力需求。预计到2031年，RISC-V芯片的出货量将达到210亿颗，其生态系统的蓬勃发展正重塑全球半导体价值链。
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直播预告｜ 【2026WAIC】RISC-V 和物理智能论坛
在人工智能从“云端”向“物理世界”加速渗透的浪潮下，PhysicalAI(物理智能)正成为连接数字智能与实体应用的核心桥梁。RISC-V凭借其开放、灵活、可扩展的指令集架构，为应对空间计算与物理智能对高效、低功耗专用芯片的复杂需求，提供了前所未有的创新路径。
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RISC-V启动的基础逻辑
当我们谈论RISC-V的设计特色，讨论得最多的往往是它开源开放的属性、模块化的指令集设计，还有灵活的特权级架构。但很少有人会深入拆解它的启动流程，去品味这套架构在启动阶段设计里藏着的巧思。我自己在做RISC-V嵌入式开发的过程里，对比过ARM、MIPS这些传统架构的启动流程，越研究越觉得RISC-V的启动设计不简单——它没有像x86那样复杂的BIOS标准，也没有走ARM那套固定BL阶段的设计路线，反而用一套极简的架构逻辑，适配了从微控制器到服务器CPU的全场景需求。
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J-Link + OpenOCD 调试 RISC-V 核心的完整流程
在 RISC-V 嵌入式开发中，Segger J-Link 配合开源 OpenOCD 是目前性价比极高的调试方案——既能用上 J-Link 稳定的 JTAG/SWD 物理层，又可享受 OpenOCD 对 RISC-V 标准调试模块（DMI/DM）的良好支持。本文将手把手带你走完从环境搭建到 GDB 单步调试的完整流程。
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为什么RISC-V需要DSP扩展?
在嵌入式开发领域，数字信号处理(DSP)需求正在快速增长。从智能家居的语音交互到无线耳机的主动降噪，从工业电机控制到便携式医疗设备的信号分析，越来越多的低功耗嵌入式设备需要高效完成信号运算。传统方案中，我们要么依赖昂贵的专用DSP芯片，要么忍受通用处理器处理复杂运算时的低效率。随着RISC-V架构的兴起，通过P扩展DSP指令集，通用RISC-V内核也能拥有比肩专用DSP的运算能力，为成本敏感的嵌入式设计提供了全新方案。
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格罗方德完成收购新思科技处理器IP解决方案业务，推出面向物理AI的全栈技术平台
格罗方德的物理 AI 产品组合与 MIPS 的 RISC-V 技术及从软件到芯片的专长相结合，赋能汽车、工业及边缘智能体平台等领域加速定制化、软件优先型产品落地
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RISC-V GCC交叉编译工具链搭建与Makefile配置全流程
在RISC-V开发中，交叉编译工具链是连接x86主机与RISC-V目标板的唯一桥梁。无论是裸机MCU还是运行Linux的SoC，一套配置正确的GCC工具链是项目成功的基石。本文将手把手带你完成从工具链获取到自动化Makefile编写的完整流程。
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RISC-V软核在FPGA上的Boot流程与UART驱动开发
在FPGA上构建RISC-V SoC时，从复位向量到串口打印“Hello World”的启动流程，是验证软核能否“自主呼吸”的关键。本文将基于常见的PicoRV32或VexRiscv软核，详解从硬件复位到软件驱动的完整链路，助你打通FPGA软核开发的“最后一公里”。
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四大“门派”围攻边缘及端侧AI SoC市场“光明顶”
春节过后，全球半导体行业展会密集启幕。华兴万邦先后实地走访德国2026嵌入式世界展(EW26)、巴塞罗那世界移动通信大会(MWC)、2026玄铁RISC-V生态大会、第十四届电子信息博览会(CITE 2026)、香港春季电子展和2026亚洲蓝牙大会等一系列行业大展，深度观察、分析和总结产业链前沿趋势和创新动态。从各大展台新品、技术方案与企业战略布局中不难看出：边缘与端侧AI已成为电子信息行业的核心增量赛道，而采用新架构的边缘及端侧AI SoC正在加速走向各种应用。
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不止是跑分：基于FPGA的RISC-V软核定制与硬件加速器（HLS）协同设计实战——以AI边缘检测算法为例
在AI边缘计算领域，传统处理器架构常面临算力与能效的双重挑战。基于FPGA的RISC-V软核定制与硬件加速器（HLS）协同设计，为边缘AI算法落地提供了新范式。本文以Sobel边缘检测算法为例，解析如何通过软核定制与HLS加速实现20倍性能提升。
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RISC-V核在FPGA上的移植：调试陷阱与自定义指令扩展流程
在FPGA上移植RISC-V核并实现自定义指令扩展，已成为推动嵌入式系统创新的关键路径。这一过程既充满技术挑战，也蕴含着性能优化的巨大潜力。本文将结合实际案例，深入剖析调试过程中的常见陷阱，并阐述自定义指令扩展的完整流程。
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RISC-V核在FPGA上的移植全流程：从指令集仿真到硬件比特流
在AIoT设备开发中，某团队曾尝试将开源RISC-V核移植到FPGA实现边缘计算，却因未充分验证指令集兼容性导致系统频繁崩溃。这一案例揭示了RISC-V移植的关键挑战：如何在保持指令集完整性的同时，实现硬件资源的高效利用。本文将系统阐述从软件仿真到FPGA比特流生成的全流程方法。
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从进迭时空K3看RISC-V CPU与Imagination GPU协同：如何构建高性能SoC能力
随着端侧AI和高性能计算需求的快速增长，处理器产业的分工模式正在发生变化。近期，Arm 已发布其自研AI芯片，这一动向也让产业对IP模式的开放性与生态中立性产生了更多关注。
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针对时间序列预测的TinyLSTM剪枝与部署到RISC-V内核
工业传感器预测维护、金融时序分析等场景，时间序列预测对实时性要求极高。传统LSTM模型因参数量庞大难以部署在资源受限的MCU上，而DeepSeek提出的TinyLSTM通过动态门控蒸馏与结构化剪枝技术，将参数量压缩至十万级，同时保持90%以上准确率。本文将解析TinyLSTM的剪枝原理与量化部署方法，并展示基于RISC-V内核的C语言实现方案。
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算力范式转移：从玄铁C950看高性能RISC-V与Agentic AI时代的CPU角色回正
面对AI Agent与Physical AI的浪潮，单纯依靠增加GPU或NPU的补丁式方案已难以为继，CPU架构必须进行面向AI的底层重塑。 阿里达摩院发布的玄铁C950旗舰处理器，不仅刷新了单核性能纪录，更通过原生AI引擎首次实现了对满血大模型的单芯片支持。这意味着RISC-V已正式突破高性能通用计算与AI计算的“双重攻坚战”。
