VERILOG
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Verilog的语言要素有哪些？
本章介绍Verilog HDL的基本要素，包括标识符、注释、数值、编译程序指令、系统任务和系统函数。另外，本章还介绍了Verilog硬件描述语言中的两种数据类型。3.1 标识符Veril
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Verilog HDL 模块和端口以及门级建模
模块定义以关键字module开始，模块名、端口列表、端口声明和可选的参数声明必须出现在其他部分的前面，模块内部5个组成部分：变量声明、数据流语句、底层模块实例、行为语句块以及任务和函数。
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基于verilog的很基础的RS232串口收发代码
写串口的Verilog代码关键是要搞明白RS232串口的通信协议，它并不像单片机，直接读写SBUF就可实现串口的收发功能，收发整个字节。而FPGA要一位一位的收发，因此必须了解RS232的数据格式。
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基于Verilog HDL的SVPWM算法的设计与仿真
摘要：空间矢量脉宽调制算法是电压型逆变器控制方面的研究热点，广泛应用于三相电力系统中。基于硬件的FPGA/CPLD芯片能满足该算法对处理速度、实时性、可靠性较高的要求，本文利用Verilog HDL实现空间矢量脉宽调制算
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基于Verilog HDL的SPWM全数字算法的FPGA实现
随着信号处理技术及集成电路制造工艺的不断发展，全数字化SPWM(正弦脉宽调制)算法在调速领域越来越受到青睐。实现SPWM控制算法的方法很多，其中模拟比较法因电路复杂、且不
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对 Verilog 和 VHDL 说再见！
上周我跟我同事说，“ 两种语言阻碍了嵌入式系统开发人员和软件工程师借助Zynq SOCs来提升系统性能。”那就是“Verilog” 和 “VHDL”正如期待那样，这已经得到了解决—因为SD
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基于FPGA的高速长线阵CCD驱动电路
高速长线阵CCD(电荷耦合器)具有低功耗，小体积，高精度等优势，广泛应用于航天退扫系统中的图像数据采集。而CCD驱动电路设计是CCD正常工作的关键问题之一，CCD驱动信号时序是一组相位要求严格的脉冲信号，只有时序信
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完善FPGA系统设计的三原则
一，面积与速度的平衡互换原则这里的面积指的是FPGA的芯片资源，包括逻辑资源和I/O资源等;这里的速度指的是FPGA工作的最高频率(和DSP或者ARM不同，FPGA设计的工作频率是不固定的，而是和设计本身的延迟紧密相连)。
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基于多种EDA工具的FPGA设计
摘要：介绍了利用多种EDA工具进行FPGA设计的实现原理及方法，其中包括设计输入、综合、功能仿真、实现、时序仿真、配置下载等具体内容。并以实际操作介绍了整个FPGA的设计流
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基于Verilog的多路相干DDS信号源设计
摘要：传统的多路同步信号源常采用单片机搭载多片专用DDS芯片配合实现。该技术实现复杂，且在要求各路同步相干可控时难以实现。本文在介绍了DDS原理的基础上，给出了用Verilog_HDL语言实现相干多路DDS的工作原理、设
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Verilog HDL设计进阶：有限状态机的设计原理及其代码风格
由于Verilog HDL和 VHDL 行为描述用于综合的历史还只有短短的几年，可综合风格的Verilog HDL 和VHDL的语法只是它们各自语言的一个子集。又由于HDL的可综合性研究近年来非常活跃，可综合子集的国际标准目前尚未最后形
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Verilog HDL高级语法结构—函数（function）
函数的目的是返回一个用于表达式的值。 1．函数定义语法function <返回值的类型或范围> (函数名); <端口说明语句> <变量类型说明语句> begin <语句> ... end endfunction 请注
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Verilog HDL高级语法结构—任务（TASK）
如果传给任务的变量值和任务完成后接收结果的变量已定义，就可以用一条语句启动任务。任务完成以后控制就传回启动过程。如任务内部有定时控制，则启动的时间可以与控制返回的时间不同。任务可以启动其他的任务，其他
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Verilog HDL硬件描述语言：task和function说明语句的区别
task和function说明语句的区别task和function说明语句分别用来定义任务和函数。利用任务和函数可以把一个很大的程序模块分解成许多较小的任务和函数便于理解和调试。输入、输出和总线信号的值可以传入或传出任务和函
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verilog HDL基础教程之：实例3 数字跑表
实例的内容及目标1.实例的主要内容本节通过Verilog HDL语言编写一个具有“百分秒、秒、分”计时功能的数字跑表，可以实现一个小时以内精确至百分之一秒的计时。数字跑表的显示可以通过编写数码管显示程序来
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Verilog HDL基础教程之：时序逻辑电路
在Verilog HDL语言中，时序逻辑电路使用always语句块来实现。例如，实现一个带有异步复位信号的D触发器如下。例1：带异步复位的D触发器1。wire Din;wire clock,rst;reg Dout;always @ （posedge clock or negedge rs
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Verilog HDL语言学前必知的基础
Verilog HDL的历史和进展 1.什么是Verilog HDLVerilog HDL是硬件描述语言的一种，用于数字电子系统设计。它允许设计者用它来进行各种级别的逻辑设计，可以用它进行数字逻辑系统的仿真验证、时序分析、逻辑综合。它是
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Verilog HDL基础教程之：赋值语句和块语句
非阻塞赋值和阻塞赋值在Verilog HDL语言中，信号有两种赋值方式：非阻塞(Non_Blocking)赋值方式和阻塞(Blocking)赋值方式。(1)非阻塞赋值方式。典型语句：b <= a;① 块结束后才完成赋值操作。② b的值并不是立刻就改
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Verilog HDL基础教程之：数据类型和运算符
常用数据类型Verilog HDL中总共有19种数据类型，数据类型是用来表示数字电路硬件中的数据储存和传送元素的。在本书中，我们先只介绍4个最基本的数据类型，它们分别是：reg型，wire型，integer型和parameter型。其他
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Verilog HDL基础教程之：实例5 交通灯控制器
实例的内容及目标 1.实例的主要训练内容本实例通过Verilog HDL语言设计一个简易的交通等控制器，实现一个具有两个方向、共8个灯并具有时间倒计时功能的交通灯功能。2.实例目标通过本实例，读者应达到下面的目标。掌握
