VERILOG

关注人关注

我要报错

VerilogHDL是一种硬件描述语言，以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。VerilogHDL和VHDL是世界上最流行的两种硬件描述语言，都是在20世纪80年代中期开发出来的。前者由GatewayDesignAutomation公司（该公司于1989年被Cadence公司收购）开发。两种HDL均为IEEE标准。[1]

全平台轻量开源verilog仿真工具iverilog GTKWave使用教程

1. 前言如果你只是想检查Verilog文件的语法是否有错误，然后进行一些基本的时序仿真，那么IcarusVerilog就是一个不错的选择。相比于各大FPGA厂商的IDE几个G的大小，IcarusVerilog显得极其小巧，最新版安装包大小仅有17MB，支持全平台：Windows...

电子电路开发学习
2021-09-03

verilog 开源
第八届“鼎阳杯”全国高校电工电子基础课程实验教学案例设计竞赛圆满谢幕

2021年5月21日-24日，第八届“鼎阳杯”全国高校电工电子基础课程实验教学案例设计竞赛复赛，在南昌大学顺利举办。

厂商动态
2021-06-01

Arduino 鼎阳杯 Verilog HDL
这个Verilog语法你一定不知道

动态截取固定长度数据语法，即+:和-:的使用，这两个叫什么符号呢？

电子电路开发学习
2021-02-25

语法 Verilog
Verilog HDL设计中只能要用同步而不能用异步时序逻辑的原因

先简单介绍下同步时序和异步时序逻辑，看下他们的异同点。

电子设计自动化
2020-07-19

hdl 同步时序 verilog
Ajoy Bose：可重用IP(智能产权)才是新的抽象等级

为了应付日益增长的复杂性，必须提高抽象的水平。但当摩尔定律将SoC（系统单芯片）的复杂性加速到逃逸速度时，哪里能找到一种作为RTL（寄存器传输级）补充的新抽象方法？很多观察家注意到，面向硬件的文

通信网络
2020-07-13

SoC ip verilog
任天堂Wii主机源代码、设计文档外泄：1比1克隆指日可待

谈起封闭，恐怕任天堂比苹果有过之而无不及，而且，任天堂法务部的名号也是业内出了名的狠角色。据外媒报道，Wii游戏主机的软件源代码以及硬件设计文档在网络上泄露，包括Verilog文件、固件源代码、PC

充电吧
2020-05-21

源代码黑客 NI VERILOG
FPGA难懂？与GPU类比一下就明白了

关注、星标公众号，不错过精彩内容转自：EDN电子技术设计 FPGA 是一堆晶体管，你可以把它们连接(wire up)起来做出任何你想要的电路。它就像一个纳米级面包板。使用 FPGA 就像芯片流片，但是你只需要买这一张芯片就可以搭建不一样的设计，作为交换，你需要付

strongerHuang
2020-05-06

FPGA GPU RTL VERILOG
FPGA开发的工作经验指导

我现在最庆幸的事情就是从进入职场到现在一直是FPGA开发，我感觉，做FPGA开发这行经验是很重要的，入门简单，想提升会越来越难。做FPGA开发不只是会写写verilog和VHDL代码这么简单，我记得刚学习verilog的时候，光是要搞明白哪些语句可以综合，哪些语句不可以综合，就花费了很长时间。硬件开发语言是要映射成数字逻辑电路的，随着做FPGA的时间长了，写代码的时候脑子里都是0/1的翻转，会逐渐映射出一个个与非门、触发器、存储器，以及他们之间的连线，并且时时刻刻考虑怎样设计才能保证面积最小或者延迟最低。功能做对了还要考虑时序的优化，就算你功能设计的再完美，代码写的再简洁，设计的时候没有考虑时序，一切都是花架子、空摆设。

智能硬件
2019-08-31

fpga开发 vhdl代码 verilog
3分频器 verilog解析

分频分为偶分频和奇分频。分频器从某种程度上来讲是计数器有计划的输出。1.偶数倍分频：偶数倍分频应该是大家都比较熟悉的分频，通过计数器计数是完全可以实现的。如进行N倍偶数分频，那么可以通过由待分频的时钟

充电吧
2019-06-14

3分频器 verilog
ram同步与异步时序

Verilog一例（同步与异步时序）问题顶层模块有一个50MHz时钟输入（使用testbench实现），一个8位信号输出。有一个容量为90的8位RAM子模块，每个时钟上升沿，RAM根据8位地址线，

充电吧
2019-06-12

同步时序 verilog
CY7C68013与FPGA接口的Verilog HDL实现

嵌入式硬件
2018-11-08

FPGA 接口 hdl 总线与接口 verilog
基于Verilog HDL的CMOS图像敏感器驱动电路

嵌入式硬件
2018-11-02

敏感图像电路驱动开发 verilog
基于Verilog HDL设计实现的乘法器性能研究

电子设计自动化
2018-10-22

性能 hdl 乘法器 verilog
基于Verilog HDL的小波滤波器的设计与实现

电子设计自动化
2018-10-02

滤波器 hdl 小波 verilog
FPGA/CPLD设计小技巧之Verilog篇

电子设计自动化
2018-09-06

FPGA cpld 小技巧 verilog
基于Verilog HDL的CMOS图像敏感器驱动电路设计

电子设计自动化
2018-08-30

敏感图像电路设计 verilog
基于Verilog的RISC MCU中断系统的设计与验证

电子设计自动化
2018-08-07

系统 MCU risc verilog
Verilog HDL语言的一些重要概念

电子设计自动化
2018-07-17

概念语言 hdl verilog
Verilog中的阻塞赋值和非阻塞复制

电子设计自动化
2018-07-10

赋值 verilog
基于Verilog简易UART的FPGA/CPLD实现

电子设计自动化
2018-07-10

uart cpld 简易 verilog

首页上一页 1 2 3 4 5 6 7 8 9 10 下一页尾页

VERILOG

全平台轻量开源verilog仿真工具iverilog GTKWave使用教程

第八届“鼎阳杯”全国高校电工电子基础课程实验教学案例设计竞赛圆满谢幕

这个Verilog语法你一定不知道

Verilog HDL设计中只能要用同步而不能用异步时序逻辑的原因

Ajoy Bose：可重用IP(智能产权)才是新的抽象等级

任天堂Wii主机源代码、设计文档外泄：1比1克隆指日可待

FPGA难懂？与GPU类比一下就明白了

FPGA开发的工作经验指导

3分频器 verilog解析

ram同步与异步时序

CY7C68013与FPGA接口的Verilog HDL实现

基于Verilog HDL的CMOS图像敏感器驱动电路

基于Verilog HDL设计实现的乘法器性能研究

基于Verilog HDL的小波滤波器的设计与实现

FPGA/CPLD设计小技巧之Verilog篇

基于Verilog HDL的CMOS图像敏感器驱动电路设计

基于Verilog的RISC MCU中断系统的设计与验证

Verilog HDL语言的一些重要概念

Verilog中的阻塞赋值和非阻塞复制

基于Verilog简易UART的FPGA/CPLD实现

相关标签

关注此标签的用户(人)

热门活动

课程视频