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  • 全新Cadence Virtuoso系统设计平台帮助实现IC、封装和电路板无缝集成的设计流程

    楷登电子今日发布全新Cadence® Virtuoso® System Design Platform(Virtuoso系统设计平台),结合Cadence Virtuoso平台与Allegro® 及Sigrity™技术,打造一个正式的、优化的自动协同设计与验证流程。多项跨平台技术的高度集成帮助设计工程师实现芯片、封装和电路板的同步和协同设计。这一过程在此之前只能通过手动完成,全新Virtuoso系统设计平台可以实现流程自动化,大幅降低出错概率,并将IC和封装之间连接关系检查比对(LVS)的时间由数天缩短至数分钟。 迄今为止,硅技术的进步一直游刃有余地推动微电子产品的升级和更迭;但就在不久前,峰回路转。鉴于现如今芯片、封装和电路板的高度复杂性,无论使用硅材料与否,高性能系统设计都必不可少。这一趋势下,越来越多的设计师希望在单一产品中集成多项异构技术,这不仅会影响IC性能和功能,也给半导体公司带来了各种新挑战。为解决这些难题,Cadence推出了全新跨平台解决方案,实现封装或模组的自动化流程设计,并支持包含多颗基于不同工艺设计套件(PDKs)的IC及相应片外器件的情况。 Virtuoso系统设计平台帮助IC设计师实现在IC验证流程阶段及早考虑系统级布局寄生,并将封装/电路板级版图互联信息与IC版图寄生电学模型结合,从而节省验证时间。自动生成“考虑系统效应”的电路原理图后,设计师可以轻松打造用于最终电路级仿真的测试平台。直到不久前,设计师还只能采用电子数据表和其他专门手段,通过耗时的手动检查来修正错误,这个过程至少需要数日之久;流程自动化后,Virtuoso系统设计平台彻底摈弃容易出错的手动流程,将系统级布局寄生模型与IC设计流程集成,将以往需要耗费数日的工作缩短至数分钟。 “我们一直都在寻找更好的解决方案,以期实现Virtuoso IC设计团队和Allegro封装设计团队更紧密的协作,”东芝存储公司设计方法与基础设施事业部经理Toshihiko Himeno表示。“Cadence推出全新Virtuoso系统设计平台,帮助我们设计功能强大的层次化原理图,在完成IC和封装布局的同时执行LVS检查,并将程序库的开发流程自动化。我们相信,这一全新解决方案可以帮助我们缩短设计周期。Virtuoso系统设计平台不仅节约了宝贵时间,还摈弃了容易出错的设计流程,确保正确流片。” “现如今,随着芯片、封装和电路板复杂性的不断增加,独立设计变得不再可行,”Cadence公司资深副总裁兼定制IC与PCB事业部总经理Tom Beckley表示。“ Virtuoso系统设计平台以最终产品为目标,提供涵盖芯片、封装和电路板设计的完整工作流程,旨在帮助客户打造最佳系统和设备。基于该平台,客户可以利用包括射频、模拟、及数字设备的多种异构IC,优化设计,降低风险,缩短产品上市时间。该创新解决方案是Cadence系统设计实现(System Design Enablement)战略的另一关键成果。”

    时间:2017-06-12 关键词: cadence virtuoso

  • Cadence发布7纳米工艺Virtuoso先进工艺节点扩展平台

    Cadence发布7纳米工艺Virtuoso先进工艺节点扩展平台

     下一代定制设计平台大幅提升先进工艺生产力 楷登电子(美国Cadence公司)今日正式发布针对7nm工艺的全新Virtuoso® 先进工艺节点平台。通过与采用7nm FinFET工艺的早期客户展开紧密合作,Cadence成功完成了Virtuoso定制设计平台的功能拓展,新平台能帮助客户管理由于先进工艺所导致的更复杂的设计以及特殊的工艺效应。新版Virtuoso先进工艺平台同样支持所有主流FinFET先进节点,性能已得到充分认证;同时提高了7nm工艺的设计效率。 为了应对7nm设计的众多技术挑战,Virtuoso先进工艺平台提供丰富的版图设计功能,包括:支持多重曝光(MPT)的色彩感知的编辑功能、支持FinFET网格功能、及支持模块生成器(ModGen)器件阵列编辑功能等多种高级编辑功能。同时,在电路设计流程中,客户可以使用Spectre® APS仿真器、Virtuoso ADE产品套件和Virtuoso 原理图编辑器执行对多工艺边界的蒙特卡洛分析(Monte Carlo Analysis),从而加强电路设计的差异分析。 “作为移动运算的领军企业之一,我们致力于以最高性能、最低功耗和最高密度实现创新的先进工艺节点设计,”联发科技(MediaTek)模拟设计与电路技术部总经理Ching San Wu表示。“我们与Cadence长期开展密切合作,成功开发并部署了基于Virtuoso先进工艺节点平台的定制设计方法。采用Cadence针对7nm工艺专门开发的多项独特功能,我们得以成功实现近期的流片。” 新版Virtuoso先进工艺节点平台的主要特色包括: ·多重曝光和色彩感知版图:新平台为各种色彩感知“多重曝光”定制设计流程提供关键支持,符合7nm工艺的基准要求,并助用户提高设计生产力。 ·ModGen器件阵列:提供与关键合作伙伴共同开发的模块组,助设计师提高7nm工艺节点生产力,降低版图复杂度。 ·自动FinFET布局:支持自动FinFET网格布局,全面简化7nm工艺所需的基于颜色的FinFET设计方法。在充分了解7nm工艺限制条件的基础上,Virtuoso先进工艺节点平台大幅简化了版图设计,并将7nm设计中常见错误发生的可能性降至最低;从而使定制的数字和模拟模块的版图设计时间缩短最高达50%。 ·差异分析:支持针对FinFET技术的高性能蒙特卡洛分析和高西格玛分析,可使总的仿真时间缩短至原时长的十分之一。 “经过长期的创新实践以及与业界领袖的战略合作,Cadence已经成为先进工艺节点定制设计工具的顶尖供应商,”Cadence高级副总裁兼定制IC和PCB事业部总经理Tom Beckley表示。“通过与联发科技等客户的广泛合作,我们降低7nm工艺设计成本的方法已获得充分证实。我们的许多客户都已使用Virtuoso先进工艺节点平台成功流片,交付量产。”

    时间:2017-04-18 关键词: cadence virtuoso 技术前沿 7nm

  • Cadence采用全新可支持电学感知设计的Virtuoso版图套件

    【中国,2013年7月15日】—— 全球电子设计创新领先企业Cadence设计系统公司(NASDAQ:CDNS) 今天宣布推出用于实现电学感知设计的Virtuoso®版图套件,它是一种开创性的定制设计方法,能提高设计团队的设计生产力和定制IC的电路性能。这是一种独特的在设计中实现电学验证功能,让设计团队在创建版图时即可监控电学问题,而不用等到版图完成才能验证其是否满足最初设计意图。Virtuoso版图套件EAD功能在为工程师们缩短多达30%的电路设计周期的同时,还可优化芯片尺寸和性能。   采用这种创新的全新技术,工程师们能实时地从电学方面分析、模拟和验证互连线决定,从而在电学上建立时便正确的版图。这种实时的可见性让工程师们减少了保守的设计行为——或者“过度设计”——这些行为对芯片性能和面积有负面影响。 Virtuoso版图套件EAD可提供: · 从运行于Virtuoso模拟设计环境的仿真中捕获电流和电压,并将这些电学信息传送给版图环境的能力。 · 让电路设计师能设置电学约束条件(例如匹配的电容和电阻)、并允许版图工程师实时观察这些约束条件是否得到满足的管理功能。 · 一个在版图被创建时即可对它进行快速评估、并提供设计中电学视图来进行实时分析和优化的、内置的互连线寄生参数提取引擎。 · 电迁移(EM)分析,在画版图时如果产生任何电迁移问题即提醒版图工程师注意。 · 部分版图再仿真,有助于防止错误被深藏于密布的版图,从而尽可能减少重新设计,减少“过度设计”的需要。 · 电路设计师与版图设计工程师之间更高程度的协作,以实现电学上从建立起即正确的版图,而不管设计团队成员身在何处。 “Virtuoso版图套件EAD表明我们在自动化定制设计方面前进了一大步,通过对电学问题更高的实时可见度,让版图工程师与电路工程师之间能进行更高效的协作,”Cadence主管硅实现部门研发的公司高级副总裁Tom Beckley表示。“EAD凸显了我们对发展Virtuoso平台的重视,确保它能满足无数依靠它来处理复杂设计难题的工程师们的需要。” 更多关于Virtuoso版图套件EAD的信息,请点击这里。 关于Cadence Cadence公司成就全球电子设计技术创新,并在创建当今集成电路和电子产品中发挥核心作用。我们的客户采用Cadence的软件、硬件、IP、设计服务,设计和验证用于消费电子、网络和通讯设备以及计算机系统中的尖端半导体器件。公司总部位于美国加州圣荷塞市,在世界各地均设有销售办事处、设计中心和研究机构,以服务于全球电子产业。关于公司、产品及服务的更多信息,敬请浏览公司网站www.cadence.com。

    时间:2014-07-11 关键词: cadence 电路设计 virtuoso 电学感知

  • Cadence采用全新Virtuoso版图套件大幅加快芯片设计

    摘要: · Cadence 可支持电学感知设计(EAD)的版图套件,(EAD)在版图绘制过程中可实现实时寄生参数提取,从而为工程师们节省从数天到数周不等的设计时间。 · 新产品和方法学减少了进行多次设计反复和“过度设计”的需要,从而提高了性能,减小了面积。 21ic讯 Cadence设计系统公司宣布推出用于实现电学感知设计的Virtuoso®版图套件,它是一种开创性的定制设计方法,能提高设计团队的设计生产力和定制IC的电路性能。这是一种独特的在设计中实现电学验证功能,让设计团队在创建版图时即可监控电学问题,而不用等到版图完成才能验证其是否满足最初设计意图。Virtuoso版图套件EAD功能在为工程师们缩短多达30%的电路设计周期的同时,还可优化芯片尺寸和性能。 采用这种创新的全新技术,工程师们能实时地从电学方面分析、模拟和验证互连线决定,从而在电学上建立时便正确的版图。这种实时的可见性让工程师们减少了保守的设计行为——或者“过度设计”——这些行为对芯片性能和面积有负面影响。 Virtuoso版图套件EAD可提供: · 从运行于Virtuoso模拟设计环境的仿真中捕获电流和电压,并将这些电学信息传送给版图环境的能力。 · 让电路设计师能设置电学约束条件(例如匹配的电容和电阻)、并允许版图工程师实时观察这些约束条件是否得到满足的管理功能。 · 一个在版图被创建时即可对它进行快速评估、并提供设计中电学视图来进行实时分析和优化的、内置的互连线寄生参数提取引擎。 · 电迁移(EM)分析,在画版图时如果产生任何电迁移问题即提醒版图工程师注意。 · 部分版图再仿真,有助于防止错误被深藏于密布的版图,从而尽可能减少重新设计,减少“过度设计”的需要。 · 电路设计师与版图设计工程师之间更高程度的协作,以实现电学上从建立起即正确的版图,而不管设计团队成员身在何处。 “Virtuoso版图套件EAD表明我们在自动化定制设计方面前进了一大步,通过对电学问题更高的实时可见度,让版图工程师与电路工程师之间能进行更高效的协作,”Cadence主管硅实现部门研发的公司高级副总裁Tom Beckley表示。“EAD凸显了我们对发展Virtuoso平台的重视,确保它能满足无数依靠它来处理复杂设计难题的工程师们的需要。”

    时间:2013-07-17 关键词: cadence 版图 套件 virtuoso

  • 抢攻FinFET设计商机 益华发布新Virtuoso平台

     益华(Cadence)针对28奈米以下制程及鳍式场效电晶体(FinFET)制程发布最新版Virtuoso布局(Layout)设计套件,该套件具备电子意识设计(Electrically Aware Design, EAD)功能,可以协助行动装置积体电路(IC)设计商缩短产品设计周期并提高客制IC效能。 益华客制IC与仿真产品管理资深团队总监Wilbur Luo指出,Virtuoso设计平台目前已有75%的市占,而先进制程对于该设计平台的高需求将助益其市占持续扩张。 益华客制IC与仿真(Simulation)产品管理资深团队总监Wilbur Luo表示,半导体制程由28奈米演进至16/14奈米FinFET制程的过程中,IC设计商会面临愈来愈严重的电致迁移(Electromigration, EM)问题以及布局依赖效应,加上先进制程设计规则多且复杂,将导致IC设计工程师在设计和验证数十亿电晶体的同时,也面临庞大的上市时程压力。 为协助客户顺利克服FinFET制程挑战,益华发表新Virtuoso设计套件,该套件可针对电致迁移问题,在工程师绘制布局时提出分析及警告,让工程师即时更正其设计;此外,Virtuoso设计套件亦具备在类比设计环境的仿真过程中撷取电流、电压资讯,并传送至布局环境的能力。 另一方面,Virtuoso设计套件可实现部分布局(Partial Layout)功能,亦即工程师可直接在布局设计过程中即时电子化分析、模拟、验证内部连结,以确保其布局架构正确。该设计功能让工程师减少其设计往返(Iteration)时间,以及避免其晶片过度设计(Over Design),进而导致耗电高、影响晶片效能,及占位空间增加等问题。 Luo指出,博通(Broadcom)已于28奈米制程实际使用Virtuoso布局套件,而其通讯晶片在提高效能表现与缩小尺寸之余,更受惠于Virtuoso部分布局功能,而较上一代晶片缩短30%的设计时程。他认为,未来IC设计商在FinFET制程世代将面临更严峻的挑战,而Virtuoso设计套件的角色也将更加吃重。 另一方面,台积电也宣布将扩大与益华在Virtuoso设计平台上的合作关系,以设计和验证其先进制程矽智财(IP),同时,台积电亦将以SKILL为基础的制程设计套件(PDKs)扩大应用于16奈米制程,以实现Virtuoso设计平台的色彩意识布局(Color-aware Layout)、先进绕线(Advanced Routing)、自动对准(Auto-alignment)等功能。

    时间:2013-07-16 关键词: virtuoso finfet 华发

  • 抢攻FinFET设计商机 益华发布新Virtuoso平台

      益华(Cadence)针对28奈米以下制程及鳍式场效电晶体(FinFET)制程发布最新版Virtuoso布局(Layout)设计套件,该套件具备电子意识设计(Electrically Aware Design, EAD)功能,可以协助行动装置积体电路(IC)设计商缩短产品设计周期并提高客制IC效能。 益华客制IC与仿真产品管理资深团队总监Wilbur Luo指出,Virtuoso设计平台目前已有75%的市占,而先进制程对于该设计平台的高需求将助益其市占持续扩张。 益华客制IC与仿真(Simulation)产品管理资深团队总监Wilbur Luo表示,半导体制程由28奈米演进至16/14奈米FinFET制程的过程中,IC设计商会面临愈来愈严重的电致迁移(Electromigration, EM)问题以及布局依赖效应,加上先进制程设计规则多且复杂,将导致IC设计工程师在设计和验证数十亿电晶体的同时,也面临庞大的上市时程压力。 为协助客户顺利克服FinFET制程挑战,益华发表新Virtuoso设计套件,该套件可针对电致迁移问题,在工程师绘制布局时提出分析及警告,让工程师即时更正其设计;此外,Virtuoso设计套件亦具备在类比设计环境的仿真过程中撷取电流、电压资讯,并传送至布局环境的能力。 另一方面,Virtuoso设计套件可实现部分布局(Partial Layout)功能,亦即工程师可直接在布局设计过程中即时电子化分析、模拟、验证内部连结,以确保其布局架构正确。该设计功能让工程师减少其设计往返(Iteration)时间,以及避免其晶片过度设计(Over Design),进而导致耗电高、影响晶片效能,及占位空间增加等问题。 Luo指出,博通(Broadcom)已于28奈米制程实际使用Virtuoso布局套件,而其通讯晶片在提高效能表现与缩小尺寸之余,更受惠于Virtuoso部分布局功能,而较上一代晶片缩短30%的设计时程。他认为,未来IC设计商在FinFET制程世代将面临更严峻的挑战,而Virtuoso设计套件的角色也将更加吃重。 另一方面,台积电也宣布将扩大与益华在Virtuoso设计平台上的合作关系,以设计和验证其先进制程矽智财(IP),同时,台积电亦将以SKILL为基础的制程设计套件(PDKs)扩大应用于16奈米制程,以实现Virtuoso设计平台的色彩意识布局(Color-aware Layout)、先进绕线(Advanced Routing)、自动对准(Auto-alignment)等功能。

    时间:2013-07-16 关键词: virtuoso finfet 行业资讯 商机  华发布

  • 台积电TSMC扩大与Cadence在Virtuoso定制设计平台的合作

    台积电创建和交付本质为基于SKILL语言的设计套件(PDKs),为客户提供最佳的用户体验和最高水准的精确度。世界领先的晶圆代工厂部署Virtuoso平台用于先进节点的定制设计需要,涵盖16纳米FinFET设计。主要工具包括VirtuosoSchematicEditor、AnalogDesignEnvironment、VirtuosoLayoutSuiteXL和先进的GXL技术。为专注于解决先进节点设计的日益复杂性,全球电子设计创新领先企业Cadence设计系统公司(NASDAQ:CDNS)今天宣布,台积电已与Cadence在Virtuoso定制和模拟设计平台扩大合作以设计和验证其尖端IP。此外,台积电还将扩展其纯正以本质为基于SKILL语言的的工艺流程设计套件(PDKs)产品至16纳米,创建并交付全面合格并高品质的本质为基于SKILL语言的的PDKs,可实现Virtuoso平台所有的顶尖功能。为充分发挥最大性能和高品质成果,新PDKs可驱动Virtuoso12.1平台中的尖端特性,例如自动对齐、在邻接过程中自动处理复杂的规则、链接器件、支持色彩感知版图设计和先进布线。“我们将继续加大投资升级Virtuoso平台以解决与日俱增的设计挑战。我们与台积电和客户紧密协作以加强和实现高级节点和主流设计的要求,”Cadence硅实现集团研发高级副总栽徐季平博士表示。“本质为基于SKILL语言的为基础的PDKs就是驱动Virtuoso方法发挥完全潜力的关键。”“我们与Cadence在Virtuoso平台有着长期的合作,”台积电设计基础架构市场部高级总监SukLee表示。“本质为基于SKILL语言的PDK开发延伸至16纳米使我们能够满足客户在先进技术定制设计方面的需求。”

    时间:2013-07-16 关键词: cadence 定制 virtuoso 扩大

  • Cadence推出用于实现电学感知设计的Virtuoso®版图套件

    21ic讯  Cadence设计系统公司今天宣布推出用于实现电学感知设计的Virtuoso®版图套件,它是一种开创性的定制设计方法,能提高设计团队的设计生产力和定制IC的电路性能。这是一种独特的在设计中实现电学验证功能,让设计团队在创建版图时即可监控电学问题,而不用等到版图完成才能验证其是否满足最初设计意图。Virtuoso版图套件EAD功能在为工程师们缩短多达30%的电路设计周期的同时,还可优化芯片尺寸和性能。 采用这种创新的全新技术,工程师们能实时地从电学方面分析、模拟和验证互连线决定,从而在电学上建立时便正确的版图。这种实时的可见性让工程师们减少了保守的设计行为——或者“过度设计”——这些行为对芯片性能和面积有负面影响。 Virtuoso版图套件EAD可提供: · 从运行于Virtuoso模拟设计环境的仿真中捕获电流和电压,并将这些电学信息传送给版图环境的能力。 · 让电路设计师能设置电学约束条件(例如匹配的电容和电阻)、并允许版图工程师实时观察这些约束条件是否得到满足的管理功能。 · 一个在版图被创建时即可对它进行快速评估、并提供设计中电学视图来进行实时分析和优化的、内置的互连线寄生参数提取引擎。 · 电迁移(EM)分析,在画版图时如果产生任何电迁移问题即提醒版图工程师注意。 · 部分版图再仿真,有助于防止错误被深藏于密布的版图,从而尽可能减少重新设计,减少“过度设计”的需要。 · 电路设计师与版图设计工程师之间更高程度的协作,以实现电学上从建立起即正确的版图,而不管设计团队成员身在何处。 “Virtuoso版图套件EAD表明我们在自动化定制设计方面前进了一大步,通过对电学问题更高的实时可见度,让版图工程师与电路工程师之间能进行更高效的协作,”Cadence主管硅实现部门研发的公司高级副总裁Tom Beckley表示。“EAD凸显了我们对发展Virtuoso平台的重视,确保它能满足无数依靠它来处理复杂设计难题的工程师们的需要。”

    时间:2013-07-16 关键词: cadence 174 virtuoso 电学

  • 台积电TSMC扩大与Cadence在Virtuoso定制设计平台的合作

    台积电创建和交付本质为基于SKILL语言的设计套件(PDKs),为客户提供最佳的用户体验和最高水准的精确度。世界领先的晶圆代工厂部署Virtuoso平台用于先进节点的定制设计需要, 涵盖16纳米FinFET设计。主要工具包括Virtuoso Schematic Editor、Analog Design Environment、Virtuoso LayoutSuite XL和先进的GXL技术。为专注于解决先进节点设计的日益复杂性,全球电子设计创新领先企业Cadence设计系统公司(NASDAQ:CDNS) 今天宣布,台积电已与Cadence在Virtuoso定制和模拟设计平台扩大合作以设计和验证其尖端IP。此外,台积电还将扩展其纯正以本质为基于SKILL语言的的工艺流程设计套件(PDKs)产品至16纳米,创建并交付全面合格并高品质的本质为基于SKILL语言的的PDKs,可实现Virtuoso平台所有的顶尖功能。为充分发挥最大性能和高品质成果,新PDKs可驱动Virtuoso 12.1平台中的尖端特性,例如自动对齐、在邻接过程中自动处理复杂的规则、链接器件、支持色彩感知版图设计和先进布线。“我们将继续加大投资升级Virtuoso平台以解决与日俱增的设计挑战。我们与台积电和客户紧密协作以加强和实现高级节点和主流设计的要求,”Cadence硅实现集团研发高级副总栽徐季平博士表示。“本质为基于SKILL语言的为基础的PDKs就是驱动Virtuoso方法发挥完全潜力的关键。”“我们与Cadence在Virtuoso平台有着长期的合作,”台积电设计基础架构市场部高级总监Suk Lee表示。“本质为基于SKILL语言的PDK开发延伸至16纳米使我们能够满足客户在先进技术定制设计方面的需求。”

    时间:2013-07-16 关键词: cadence 定制 virtuoso 扩大

  • 台积电TSMC扩大与Cadence在Virtuoso定制设计平台的合作

    为专注于解决先进节点设计的日益复杂性,Cadence设计系统公司日前宣布,台积电已与Cadence在Virtuoso定制和模拟设计平台扩大合作以设计和验证其尖端IP。此外,台积电还将扩展其纯正以本质为基于SKILL语言的的工艺流程设计套件(PDKs)产品至16纳米,创建并交付全面合格并高品质的本质为基于SKILL语言的的PDKs,可实现Virtuoso平台所有的顶尖功能。为充分发挥最大性能和高品质成果,新PDKs可驱动Virtuoso 12.1平台中的尖端特性,例如自动对齐、在邻接过程中自动处理复杂的规则、链接器件、支持色彩感知版图设计和先进布线。 “我们将继续加大投资升级Virtuoso平台以解决与日俱增的设计挑战。我们与台积电和客户紧密协作以加强和实现高级节点和主流设计的要求,”Cadence硅实现集团研发高级副总栽徐季平博士表示。“本质为基于SKILL语言的为基础的PDKs就是驱动Virtuoso方法发挥完全潜力的关键。” “我们与Cadence在Virtuoso平台有着长期的合作,”台积电设计基础架构市场部高级总监Suk Lee表示。“本质为基于SKILL语言的PDK开发延伸至16纳米使我们能够满足客户在先进技术定制设计方面的需求。”

    时间:2013-07-10 关键词: cadence tsmc 定制 virtuoso

  • Cadence与Virtuoso设计平台获得TSMC 20纳米Phase I认证

    全球电子设计创新领先企业Cadence设计系统公司(NASDAQ: CDNS),日前宣布针对20纳米设计、实现和验证/签收, Cadence的Encounter数字与Virtuoso定制/模拟设计平台获得了TSMC Phase I认证。 TSMC认证了该20纳米设计规则手册(DRMs)的工具以及SPICE模型。早期应用者正在使用该流程与工具,同时TSMC、Cadence和设计工程师们正在继续展开密切合作。 Cadence Encounter? RTL-to-GDSII数字流程 包含对20纳米规则的支持,还有创新的图例安置、优化、门控和布线。对于定制/模拟,认证覆盖高级Virtuoso SKILL Pcell桥接,应对复杂的设备级规则,以及设计内回路侦测,使用签收质量DRC,并集成Cadence物理验证系统(PVS)。 签收技术方面,Cadence QRC提取和Cadence PVS,包含全DRC/LVS物理验证,Encounter功耗系统(EPS)、电迁移和IR都获得认证。两家公司正共同朝着Encounter时序系统(ETS)认证而努力。 “与TSMC的紧密合作和共同的研发工作,把我们带到了这个重要的里程碑,”Cadence硅实现部门产品市场总监Dave Desharnais说,“我们正在与世界领先的半导体公司密切合作,这次认证为他们平稳过渡到20纳米节点铺平了道路。” “TSMC认证是20纳米完备性的重要里程碑,”TSMC设计基础架构营销高级主管Suk Lee说,“我们与Cadence的继续合作展示了合作是如何推动创新,并使高级设计团队从中获益。”

    时间:2012-06-08 关键词: cadence tsmc virtuoso phase

  • Cadence与Virtuoso设计平台获得TSMC 20纳米Phase I认证

    全球电子设计创新领先企业Cadence设计系统公司(NASDAQ: CDNS),日前宣布针对20纳米设计、实现和验证/签收, Cadence的Encounter数字与Virtuoso定制/模拟设计平台获得了TSMC Phase I认证。TSMC认证了该20纳米设计规则手册(DRMs)的工具以及SPICE模型。早期应用者正在使用该流程与工具,同时TSMC、Cadence和设计工程师们正在继续展开密切合作。Cadence Encounter® RTL-to-GDSII数字流程 包含对20纳米规则的支持,还有创新的图例安置、优化、门控和布线。对于定制/模拟,认证覆盖高级Virtuoso SKILL Pcell桥接,应对复杂的设备级规则,以及设计内回路侦测,使用签收质量DRC,并集成Cadence物理验证系统(PVS)。签收技术方面,Cadence QRC提取和Cadence PVS,包含全DRC/LVS物理验证,Encounter功耗系统(EPS)、电迁移和IR都获得认证。两家公司正共同朝着Encounter时序系统(ETS)认证而努力。“与TSMC的紧密合作和共同的研发工作,把我们带到了这个重要的里程碑,”Cadence硅实现部门产品市场总监Dave Desharnais说,“我们正在与世界领先的半导体公司密切合作,这次认证为他们平稳过渡到20纳米节点铺平了道路。”“TSMC认证是20纳米完备性的重要里程碑,”TSMC设计基础架构营销高级主管Suk Lee说,“我们与Cadence的继续合作展示了合作是如何推动创新,并使高级设计团队从中获益。”

    时间:2012-06-07 关键词: cadence 纳米 virtuoso 获得

  • Cadence的Virtuoso平台高级定制化设计简介

    大型多领域模拟混合信号(AMS)系统在电子行业中越来越常见,此类设计必须同时满足进度和准确度要求,从而给设计工程师带来了极大的挑战。本文介绍了一种结合自上而下和自下而上的方法来实现 “中间相遇,可有效地克服这些挑战。 大型多领域AMS系统在电子行业中越来越常见,由于这些集成器件的设计中包括了RF器件、模拟器件、存储器、定制化数字电路以及数字标准单元IP,全球工程师在设计AMS系统时也面临着各种各样的问题。要想成功地完成这些设计必须结合自上而下和自下而上的方法,最后实现 “中间相遇,并且需要采用多个领域的方法。Cadence的Virtuoso平台用高级定制化设计(ACD)方法来开发适用于基于领域的设计流程蓝图并解决这些挑战。 设计可预见性 可预见性是ACD方法的重要特性。可预测性主要包括两方面:从设计开始便一直满足进度要求从而尽快出带(tap-out);满足性能要求,实现一次性设计成功。 为满足设计进度,要求设计过程必须足够快,同时能支持彻底、全面的仿真和物理设计。设计过程包括多个任务,而且当前多数芯片都包含来自不同设计领域的多个模块。因此,必须在设计中纳入尽可能多的模块,并尽可能地并行地执行更多任务,并在设计过程中尽可能多地使用顶层IP。 在仿真和物理设计中均使用自上而下的设计方法可加快设计进程,它将从高级设计到具体的晶体管级设计的多个抽象层结合在一起,来支持一种混合层设计方案,完成测试前的所有细节设计。这种方法可利用顶层及相关信息进行模块设计,随后在顶层环境中对模块进行再验证。 另一方面,芯片必须具有足够的准确度以实现设计性能要求。芯片的准确度与某些基本设计数据有关,如支持精确仿真的器件模型和支持互连、物理验证和分析的技术文件。此外,这种方法还使用了灵敏度高、结构严谨的测试芯片,以验证设计工艺的可行性以及相应工艺设计套件(PDK)的准确度。为了支持某种特殊的设计风格,设计小组通常要在PDK中增加额外组件,同时还必须扩展器件模型,结合或增加临界条件、统计建模或设计团队所需的其它方法。 芯片准确度数据在整个设计过程和详细的晶体管级的分析中都起着作用,包括版图提取等详细的晶体管层分析。这些构成了抽象链(abstraction chain)的较低层,反过来又支持将这些结果定标到更高抽象层。这就是高级定制化方法中的自下而上设计部分。 自上而下和自下而上的设计进程可以并行展开,产生“中间相遇的设计方法。正是这种“中间相遇法同时满足了设计速度和芯片准确度要求,最后实现进度的可预测性并获得一次性设计成功。 集成流程中的任何小毛病都会影响可预见性。通常在规划进度时我们都假设集成过程中不会出现问题,但实际上如果我们不注意整体的设计方法,问题是必然会发生的,并且进而影响到进度,最终导致无法正确预估设计的进度或性能。 从整个设计项目来看,这些问题往往会使局面彻底失控。更糟糕的是,这种情况通常发生在出带前的最后三周内。设计流程中最难的一部分便是将芯片集成在一起进行验证。由于多数设计都十分庞大,因此不允许出现一丝错误,由不同团队独立负责的模块设计必须能迅速而准确地集成在一起。然而,这通常很难实现。更常见的情况是在即准备出带前,工程师在数据库上陷入永无止境的设计迭代循环中,进度被无限期地拖延。通常,芯片设计在未经正确验证便开始出带,然后不可避免地造成返工,从而进一步推迟产品推出时间,也将影响赢利预期。 此外,如果设计中使用了前几代设计中的IP,或从大型SoC设计中产生派生产品,情况将会更为复杂化。通常这样做的原因可能是为了满足额外的市场要求、使用了不同晶圆厂,或考虑到性能和成本的原因而换用了下一代工艺技术。在定制化设计领域中,“IP复用一词往往会引发争议,因为IP移植/修改比纯粹的数字设计涉及到更为全面设计。不过,这种设计其本身具有高度可用性,且对IP移植或修改工作来说也是一个十分有意义开始。这突显了集成的问题:如果某个特殊模块在首次设计中难于集成,它会给下一个派生产品和再次集成增加设计困难。因此,下次集成时除了会碰到首次集成的同样问题外,这些增加的设计困难也会引发新的问题。因此,给这些支持未来在再利用和集成的设计选择恰当的设计过程十分关键。 多领域集成 整个设计过程包括针对各种特殊设计类及特殊用户群的所有工艺。对于任何工具,只有当它成为某个工程师使用环境中的自然组成部分时,它才能获得有效应用。在将模拟、数字和RF部分进行集成在一起时,应特别注意谁将做顶层仿真和顶层物理设计,以及设计相关信息(如网表和数据库等)的来源。采用与SoC设计相类似的方法来设计这些“设计系统十分有用。 图2所示为一个包含多个设计领域的复杂系统。图中的每个方框可视为一个“芯片模块,这些模块内部包括设计要求和用于集成的I/O要求。无论是从定制化的角度还是从数字电路的角度考虑,最终仿真系统都必须完全支持混合信号。此外,每个模块产生的网表、模型、仿真设置等都必须能够100%兼容集成。 因此,设计工程师除了要考虑某个特定设计领域的芯片准确度和详细工艺外,还必须考虑如何使用及使用何种设计网表、模型、仿真设置等来支持集成,并获得最快的设计流程,尤其在顶层时。每个设计领域(模拟、RF、数字等)都会产生这些设计网表、模型、仿真设置等。 设计工程师必须对各自设计环境中产生的网表、模型等进行全面调试,而如果他们来自其它设计环境则无需全面调试。如果这些输入网表、模型出现错误,则需要在原来的设计环境中重新进行仿真。如果确信数字电路部分出现错误,则由数字设计工程师来调试这些数字电路部分。而数字电路设计工程师则将模拟电路作为参考,在自己的环境内对数字电路部分进行全面调试。 这种观点性概念可以成为每个领域内目标设计流程背后的一种推动力。一个设计流程中产生的结果可用于其它设计流程,从而实现大规模集成。这要求每个设计流程都能够:A)解决自己领域中的特殊问题;B)自然地产生设计相关的网表、模型和仿真设置等以便集成。图3所示为各设计流程之间以及它们与数字平台(例如Cadence的Encounter和Incisive)的互操作。 流程的重要性 Virtuoso平台通过一系列设计流程来实现这点,包括系统/IC、AMS、芯片集成和RFIC参考流程。每个流程都可为其它流程输出设计相关的网表、模型等信息来实现IP验证,通过Open Access数据库(物理和仿真数据库)进行无缝的IP验证。设计团队则可以在自己熟悉的环境或流程中集成或验证各自的IP。这其中包括了若干流程,这些流程相互作用,形成平台下一层的细节。 系统/IC参考流程位于顶层,从而使IC验证能在系统级环境中进行。系统级IP来自客户使用的系统环境,可以是用SystemC、VerilogAMS、VHDL-AMS或C/C++语言描述的IP,或安捷伦的Ptolemy或CoWare的SPW等同步数据流仿真器。系统级IP将这些描述当作语境来混合设计IP抽象,以便在该语境中验证设计IP。系统/IC流程也促成了自下而上的设计方法,设计流程可经过这些验证套件中使用的抽象行为模型。 AMS参考流程在前端上整合了各种传统AMS设计。这一流程基于多个仿真引擎,从行为层、混合数字集成、fastspice性能到完全准确晶体管层准确度),通过创建模块来解决顶层和混合信号层的混合信号仿真和验证。其中也会碰到与自上而下/自下而上设计相关的困难,例如顶层验证、加速布局、压降和电子移注等芯片分析以及后布局寄生效应的验证。这一流程的输出被系统/IC流使用。此外,这一流程与基于物理设计的芯片集成参考设计流相互作用。 芯片集成参考流程是与AMS流程对应的基于物理设计的方法,它可完成多领域模块的设计和组装,从布局规划到出带。这种基于分层模块的方法允许一种不断发展的方法,采用这种方法每个模块在物理环境内更新和重验证(类似于仿真回归套件),并与不断变化的每个模块实现进度保持一致。满足各个模块的执行进度表。这意味着在出带前的最后几周内的工作已完成,实现了可预测的项目进度。 RF IC参考流程专门满足RF IC设计要求,可解决的版图设计后寄生电感分析的挑战,以及高频设计中最重要的螺旋电感建模等问题。采用了多种仿真类型,它还具有多领域仿真能力(带有谐波平衡和时域技术),可完成大规模RF IC从概念到出带的各种问题。同样,该流程中产生的设计附产品也可用于AMS、芯片集成和系统/IC流中。 结合在Open Access架构上相互作用的流程可方便多个设计团队前后传递信息。此外,Virtuoso平台与Cadence基于数字电路的平台相互作用,提供了全面的端到端解决方案。  

    时间:2012-03-12 关键词: cadence 定制 virtuoso

  • Cadence的Virtuoso平台的高级定制化设计介绍

    大型多领域模拟混合信号(AMS)系统在电子行业中越来越常见,此类设计必须同时满足进度和准确度要求,从而给设计工程师带来了极大的挑战。本文介绍了一种结合自上而下和自下而上的方法来实现 “中间相遇”,可有效地克服这些挑战。   大型多领域AMS系统在电子行业中越来越常见,由于这些集成器件的设计中包括了RF器件、模拟器件、存储器、定制化数字电路以及数字标准单元IP,全球工程师在设计AMS系统时也面临着各种各样的问题。要想成功地完成这些设计必须结合自上而下和自下而上的方法,最后实现 “中间相遇”,并且需要采用多个领域的方法。Cadence的Virtuoso平台用高级定制化设计(ACD)方法来开发适用于基于领域的设计流程蓝图并解决这些挑战。   设计可预见性   可预见性是ACD方法的重要特性。可预测性主要包括两方面:从设计开始便一直满足进度要求从而尽快出带(tap-out);满足性能要求,实现一次性设计成功。   为满足设计进度,要求设计过程必须足够快,同时能支持彻底、全面的仿真和物理设计。设计过程包括多个任务,而且当前多数芯片都包含来自不同设计领域的多个模块。因此,必须在设计中纳入尽可能多的模块,并尽可能地并行地执行更多任务,并在设计过程中尽可能多地使用顶层IP。   在仿真和物理设计中均使用自上而下的设计方法可加快设计进程,它将从高级设计到具体的晶体管级设计的多个抽象层结合在一起,来支持一种混合层设计方案,完成测试前的所有细节设计。这种方法可利用顶层及相关信息进行模块设计,随后在顶层环境中对模块进行再验证。   另一方面,芯片必须具有足够的准确度以实现设计性能要求。芯片的准确度与某些基本设计数据有关,如支持精确仿真的器件模型和支持互连、物理验证和分析的技术文件。此外,这种方法还使用了灵敏度高、结构严谨的测试芯片,以验证设计工艺的可行性以及相应工艺设计套件(PDK)的准确度。为了支持某种特殊的设计风格,设计小组通常要在PDK中增加额外组件,同时还必须扩展器件模型,结合或增加临界条件、统计建模或设计团队所需的其它方法。   芯片准确度数据在整个设计过程和详细的晶体管级的分析中都起着作用,包括版图提取等详细的晶体管层分析。这些构成了抽象链(abstraction chain)的较低层,反过来又支持将这些结果定标到更高抽象层。这就是高级定制化方法中的自下而上设计部分。   自上而下和自下而上的设计进程可以并行展开,产生“中间相遇”的设计方法。正是这种“中间相遇”法同时满足了设计速度和芯片准确度要求,最后实现进度的可预测性并获得一次性设计成功。   集成流程中的任何小毛病都会影响可预见性。通常在规划进度时我们都假设集成过程中不会出现问题,但实际上如果我们不注意整体的设计方法,问题是必然会发生的,并且进而影响到进度,最终导致无法正确预估设计的进度或性能。   从整个设计项目来看,这些问题往往会使局面彻底失控。更糟糕的是,这种情况通常发生在出带前的最后三周内。设计流程中最难的一部分便是将芯片集成在一起进行验证。由于多数设计都十分庞大,因此不允许出现一丝错误,由不同团队独立负责的模块设计必须能迅速而准确地集成在一起。然而,这通常很难实现。更常见的情况是在即准备出带前,工程师在数据库上陷入永无止境的设计迭代循环中,进度被无限期地拖延。通常,芯片设计在未经正确验证便开始出带,然后不可避免地造成返工,从而进一步推迟产品推出时间,也将影响赢利预期。   此外,如果设计中使用了前几代设计中的IP,或从大型SoC设计中产生派生产品,情况将会更为复杂化。通常这样做的原因可能是为了满足额外的市场要求、使用了不同晶圆厂,或考虑到性能和成本的原因而换用了下一代工艺技术。在定制化设计领域中,“IP复用”一词往往会引发争议,因为IP移植/修改比纯粹的数字设计涉及到更为全面设计。不过,这种设计其本身具有高度可用性,且对IP移植或修改工作来说也是一个十分有意义开始。这突显了集成的问题:如果某个特殊模块在首次设计中难于集成,它会给下一个派生产品和再次集成增加设计困难。因此,下次集成时除了会碰到首次集成的同样问题外,这些增加的设计困难也会引发新的问题。因此,给这些支持未来在再利用和集成的设计选择恰当的设计过程十分关键。   多领域集成   整个设计过程包括针对各种特殊设计类及特殊用户群的所有工艺。对于任何工具,只有当它成为某个工程师使用环境中的自然组成部分时,它才能获得有效应用。在将模拟、数字和RF部分进行集成在一起时,应特别注意谁将做顶层仿真和顶层物理设计,以及设计相关信息(如网表和数据库等)的来源。采用与SoC设计相类似的方法来设计这些“设计系统”十分有用。   图2所示为一个包含多个设计领域的复杂系统。图中的每个方框可视为一个“芯片模块”,这些模块内部包括设计要求和用于集成的I/O要求。无论是从定制化的角度还是从数字电路的角度考虑,最终仿真系统都必须完全支持混合信号。此外,每个模块产生的网表、模型、仿真设置等都必须能够100%兼容集成。   因此,设计工程师除了要考虑某个特定设计领域的芯片准确度和详细工艺外,还必须考虑如何使用及使用何种设计网表、模型、仿真设置等来支持集成,并获得最快的设计流程,尤其在顶层时。每个设计领域(模拟、RF、数字等)都会产生这些设计网表、模型、仿真设置等。 设计工程师必须对各自设计环境中产生的网表、模型等进行全面调试,而如果他们来自其它设计环境则无需全面调试。如果这些输入网表、模型出现错误,则需要在原来的设计环境中重新进行仿真。如果确信数字电路部分出现错误,则由数字设计工程师来调试这些数字电路部分。而数字电路设计工程师则将模拟电路作为参考,在自己的环境内对数字电路部分进行全面调试。   这种观点性概念可以成为每个领域内目标设计流程背后的一种推动力。一个设计流程中产生的结果可用于其它设计流程,从而实现大规模集成。这要求每个设计流程都能够:A)解决自己领域中的特殊问题;B)自然地产生设计相关的网表、模型和仿真设置等以便集成。图3所示为各设计流程之间以及它们与数字平台(例如Cadence的Encounter和Incisive)的互操作。   流程的重要性   Virtuoso平台通过一系列设计流程来实现这点,包括系统/IC、AMS、芯片集成和RFIC参考流程。每个流程都可为其它流程输出设计相关的网表、模型等信息来实现IP验证,通过Open Access数据库(物理和仿真数据库)进行无缝的IP验证。设计团队则可以在自己熟悉的环境或流程中集成或验证各自的IP。这其中包括了若干流程,这些流程相互作用,形成平台下一层的细节。   系统/IC参考流程位于顶层,从而使IC验证能在系统级环境中进行。系统级IP来自客户使用的系统环境,可以是用SystemC、VerilogAMS、VHDL-AMS或C/C++语言描述的IP,或安捷伦的Ptolemy或CoWare的SPW等同步数据流仿真器。系统级IP将这些描述当作语境来混合设计IP抽象,以便在该语境中验证设计IP。系统/IC流程也促成了自下而上的设计方法,设计流程可经过这些验证套件中使用的抽象行为模型。   AMS参考流程在前端上整合了各种传统AMS设计。这一流程基于多个仿真引擎,从行为层、混合数字集成、fastspice性能到完全准确晶体管层准确度),通过创建模块来解决顶层和混合信号层的混合信号仿真和验证。其中也会碰到与自上而下/自下而上设计相关的困难,例如顶层验证、加速布局、压降和电子移注等芯片分析以及后布局寄生效应的验证。这一流程的输出被系统/IC流使用。此外,这一流程与基于物理设计的芯片集成参考设计流相互作用。   芯片集成参考流程是与AMS流程对应的基于物理设计的方法,它可完成多领域模块的设计和组装,从布局规划到出带。这种基于分层模块的方法允许一种不断发展的方法,采用这种方法每个模块在物理环境内更新和重验证(类似于仿真回归套件),并与不断变化的每个模块实现进度保持一致。满足各个模块的执行进度表。这意味着在出带前的最后几周内的工作已完成,实现了可预测的项目进度。   RF IC参考流程专门满足RF IC设计要求,可解决的版图设计后寄生电感分析的挑战,以及高频设计中最重要的螺旋电感建模等问题。采用了多种仿真类型,它还具有多领域仿真能力(带有谐波平衡和时域技术),可完成大规模RF IC从概念到出带的各种问题。同样,该流程中产生的设计附产品也可用于AMS、芯片集成和系统/IC流中。   结合在Open Access架构上相互作用的流程可方便多个设计团队前后传递信息。此外,Virtuoso平台与Cadence基于数字电路的平台相互作用,提供了全面的端到端解决方案。

    时间:2012-03-07 关键词: cadence 定制 virtuoso

  • 基于Virtuoso平台的单片射频收发系统电路设计

    基于Virtuoso平台的单片射频收发系统电路设计

    摘  要:本文基于对Cadance Virtuoso 平台的研究,结合单片射频收发芯片的设计实践,讨论了利用Virtuoso 完成的自顶向下、从系统到模块、从前端到后端的整个设计流程,最终实现了一个完整的射频芯片。关键词:Cadence Virtuoso;自顶向下设计流程;单片射频收发芯片引言在当前通信市场的带动下,通信技术飞速向前发展,手持无线通信终端成为其中的热门应用之一。因此,单片集成的射频收发系统正受到越来越广泛的关注。典型的射频收发系统包括低噪声放大器(LNA)、混频器(Mixer)、滤波器、可变增益放大器,以及提供本振所需的频率综合器等单元模块,如图1 所示。对于工作在射频环境的电路系统,如2.4G 或5G 的WLAN 应用,系统中要包含射频前端的小信号噪声敏感电路、对基带低频大信号有高线性度要求的模块、发射端大电流的PA 模块、锁相环频率综合器中的数字块,以及非线性特性的VCO等各具特点的电路。众多的电路单元及其丰富的特点必然要求在这种系统的设计过程中有一个功能丰富且强大的设计平台。在综合比较后,本文选定了Cadence Virtuoso 全定制IC 设计工具。                                        图1 典型的射频收发系统 Virtuoso 是Cadence 公司推出的用于模拟/数字混合电路仿真和射频电路仿真的专业软件。基于此平台,Cadence 公司还开发了面向射频设计的新技术,包括射频提取技术、针对无线芯片设计的两个新设计流程。不仅如此,目前的Virtuoso 已经整合了来自合作伙伴安捷伦、CoWare、Helic 和Mathworks 等公司的技术,射频设计能力大为增强。使用该项新技术,可以减少设计反复,并缩短产品上市时间。其AMS 工具可以实现自顶向下、数/模混合的电路设计;Composer 工具可以方便地进行电路设计的输入和管理;Spectre/SpectreRF 仿真器精度高,适合不同特点的电路设计;Layout工具包含了布局、交叉参考、布线、版图验证、参数提取等功能;此外,Virtuoso能进行可靠的后仿真和成品率控制。 基于Virtuoso 的行为仿真和系统规划射频收发系统的设计最终能否成功,以及模块指标分配是否合理可行,都有赖于具体电路设计之前对系统的行为建模和计算,即所谓的行为仿真。这也是自顶向下设计模式的关键一步。Cadence 内置的Verilog-A 和VHDL仿真器,以及混合输入模式的仿真方法提供了这种可能性。而且,Cadence 软件免费提供了大量的行为模型供选择使用,对于射频系统设计,所要做的就是调用并设定各个模块预期的指标要求,通过仿真很快就能得到系统的行为特征。根据要求可以方便地修改各个模块的指标重新仿真,直到系统的行为满足要求为止。以接收机为例,接收系统如图2所示。每个模块的指标设定非常具体,如输入输出阻抗、增益、隔离度、噪声系数NF、线性度IP3、直流偏移IP2等。仿真完成后,每个模块的指标分配任务也同时完成。                  图2  基于Verilog-A 的接收系统行为仿真 每个模块用具体电路实现后可以逐一取代相应的设计模块,进行系统仿真,可以看出每个模块是否满足系统的需要,进而评估每个实际模块对系统性能的影响。 基于Virtuoso Spectre/SpectreRF 的电路模块仿真设计    基于上述的行为仿真结果和指标分配结果,可以划分系统模块设计任务,对每个单元块分别进行设计仿真。LNALNA 是射频接收机最前端的一个有源部件,它决定了系统的噪声性能。对它的要求主要是具有尽量低的NF 和足够的功率增益、好的输入匹配,其次是高线性度和隔离度。其电路如图3所示。利用Spectre 的SP 分析或SpectreRF 的PSS+Pnoise 分析都可以进行NF分析。还可以利用NFmin 的结果来挑选晶体管的尺寸,以使最优源阻抗满足最小的噪声要求。                        图3  LNA 电路原理图Mixer混频器是收发机的核心,由于完成的是变频工作,其主要仿真方法需采用SpectreRF 仿真器。混频器的增益、NF 等与输入输出有关,但输入和输出工作在不同的频段上,往往要在PSS 分析的基础上进行其它分析才能得到正确结果,如PSP、Pnoise、PAC 等。混频器的结构是典型双平衡吉尔伯特。VGA 基带VGA 由于频率低、增益大,因此对噪声要求不高,主要是对线性度、增益等指标有较高的要求,SpectreRF 的PSS 扫描可以方便地对模块的输入进行扫描并自动对扫描曲线作延长,直接标示出线性度P1dB 和IIP3 的交点位置及数值大小,非常方便直观。这种方法与传统的two tone 测试相比更加灵活高效。VGA 在不同增益状态下的IIP3 指标的仿真只需把控制写成变量,在ADE 环境中进行扫描变量的值即可完成。所得的结果可以方便地进行比较分析。通过调整可以获得理想的VGA 电路。甚至可以把ADE下的各种设置保存成ocean 的脚本文件,利用脚本的自动运行,只要事先安排好各种仿真任务,Cadence就能自动完成各项仿真并保存数据结果。对数据进行比较分析后能获悉电路的性能,以此为指导逐步改进,便可获得一个满足系统需要的电路模块。 PLL 模块PLL 各模块的仿真是一个比较有挑战性的任务,PLL 本身是一个数字/模拟混合的模块,但是一般都用模拟的方式设计各个模块。PLL 的仿真包含了上百项指标的测试工作,这些仿真要用到几乎所有Spectre 和SpectreRF 的仿真工具。以其中VCO 和CP 的仿真为例,VCO非线性的工作特点决定了它的噪声计算不能以小信号的方式进行,采用PSS+Pnoise的方式则可以准确地仿真VCO 的相位噪声性能。通过扫描可以得到VCO 的频率调谐增益Kvco。电荷泵输出电流特性是衡量CP 性能的常用曲线,CP 决定了PLL 环路的增益和带内噪声性能。通过扫描也可以容易地得到CP 在不同状态下电流源的恒流和匹配特性。以上所述是射频接收机几个典型单元模块的电路设计仿真过程。系统各个单元块的仿真是可以同时展开的,完成的模块可以随时代入行为系统来验证设计结果。经过若干次反复修改与验证,最终可以得到符合要求的接收系统。温度分析要保证最终系统设计的可靠性和成品率,很关键的一步是在各个单元块的设计中进行温度、极端情况等分析。这些功能可以在Cadence Virtuoso中通过设置不同的仿真温度、通过仿真模型的Corner 设置,以及直接使用其提供的MonteCarlo 仿真工具来进行。                  图4 系统电路图                 图5  系统的电路测试设置射频收发系统的整体电路仿真各个模块电路分别设计验证完成以后,就可以把所有模块连成系统,并加上PAD、ESD 等构成一个完整的芯片系统,如图4所示。对这个系统加上激励进行仿真测试,如图5所示,可以对整个系统电路进行仿真。如果仿真计算所用的硬件资源足够大,可以直接对系统进行tran、SP、PSS,以及PSP、Pnoise、PAC 等分析,获得整个芯片的性能。如果资源不足,则可以考虑对系统按功能进行分组、分块仿真。由于分出的块之间相对独立,因此整体系统的特性与分块仿真差别不大。 版图设计与后仿真在各模块的设计指标满足自身及系统要求的基础上可以开始各个模块的版图设计,如图6所示。首先利用Layout-XL 的元件调入功能可以直接由原理图调入版图元件,进行各个模块的粗略布局,主要是安排与其它模块的连接端口以及一些重要元件的预布局。然后从系统上将所有模块的预布局调入进行整体布局考虑。利用Virtuoso Layout 工具所具有的层次化管理和操作的特性,可以对每个模块的安放及其与其它模块的衔接进行系统考虑。                                    图6  单片射频收发芯片版图设计 系统布局以后,将边界条件分配给每个模块。在模块单独的布局过程中要遵守其边界约定。版图进行到一定阶段后,即可以调入到系统版图中来检查,随时作必要的调整以满足每个模块的具体情况。具体版图绘制过程中可以充分利用Virtuoso 版图工具的强大功能,比如充分发挥快捷键功能可以使版图设计流畅高效;利用Layout-XL 的交叉参考可以随时发现错误的连线或因疏忽造成的短路;利用DRD 的实时规则检查可以避免绝大多数违反设计规则的布图。版图的规则检查可以采用Virtuoso 的Diva 工具, DRC、LVS、Extract 等工作都可以在其友好的界面下完成。对于射频电路版图元件数规模不大的特点,利用Diva 完成绝大部分工作是很合适的。如果想进一步提高版图提取和后仿真的精确度,可以考虑采用Assura 工具来进行。 结语本文详细讨论了基于Cadence Virtuoso 设计平台的单片射频收发集成电路的设计过程。讨论了利用Virtuoso 工具完成的自顶向下、从系统到模块、从前端都后端的整个设计步骤,直到实现一个完整的射频芯片。可以看出,Virtuoso 平台工具在IC 设计的各个阶段所发挥的重要作用。文中所述的单片射频芯片设计中所采用的Virtuoso工具只是Virtuoso 家族中最常用的几个工具,依靠他们的强大功能足以完成复杂的射频系统设计,是性价比较高的一种解决方案。如果再结合Virtuoso 的AMS、UltraSim、VoltageStorm、ElectronStorm等工具,将会使设计效率更高,设计更精确。 参考文献1. R. Telichevesky, K. Kundert, and J. White.Receiver characterization using periodic small-signal analysis.19962. J. McDonald, R. Maini, L. Spangler, and H. Weed.Response surface methodology: a modeling tool for integrated circuit designers. Solid-State Circuits, IEEE Journal of, vol. 24, pp. 469-473, 19893. H. Samueli.Broadband communications ICs: enabling high-bandwidth connectivity in the home and office.presented at Solid-State Circuits Conference, 1999. Digest of Technical Papers. ISSCC. 1999 IEEE International, 19994. R. G. Meyer and W. D. Mack.A DC to 1-GHz differential monolithic variable-gain Amplifier. Solid-State Circuits, IEEE Journal of, vol. 26, pp. 1673-1680, 19915. H. Darabi, J. Chiu, S. Khorram, K. Hea Joung, Z. Zhimin, M. Hung, Chien, B. Ibrahim, E. Geronaga, L. H. Tran, and A. Rofougaran.A dual-mode 802.11b/bluetooth radio in 0.35-/spl mu/m CMOS. Solid-State Circuits, IEEE Journal of, vol. 40, pp. 698-706, 2005

    时间:2007-07-12 关键词: 电路设计 单片射频 virtuoso 收发系统

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