台积电16nm FinFET参考流程纳入Cadence设计工具

益华电脑(Cadence Design Systems)宣布，其数位、客制与 signoff 工具已经实现了创新的方法，让客户能够享受晶圆代工大厂台积电(TSMC)具备台积公司更高效能、更低功耗与更小面积等优势的 16nm FinFET 制程。
台积电 16nm客制设计参考流程(Custom Design Reference Flow)是以目前进行的 16nm FinFET工具认证为基础而开发的，目前是在设计参考手册(Design Rule Manual，DRM)的V0.5版与SPICE模型；两家公司将继续认证直到V1.0版本。

Cadence 数位设计工具适用在16nm FinFET 四核心设计，在台积电 16nm参考流程中融入ARM Cortex-A15 行动处理器以利方法验证，目标是要大幅改善客户设计能力、效能与面积(PPA)。这个流程是运用 Cadence Encounter 数位设计实现系统(Digital Implementation System)而建置的，并包括 Cadence signoff工具：Physical Verification System、QRC Extraction、Tempus? Timing Signoff解决方案与Encounter Power System。

台积电 16nm 客制设计参考流程融合了最佳化16nm纯正 SKILL 制程设计套件(process design kits，PDKs)的使用，透过在每个设计阶段都应用一些鳍(fins)，搭配强化生产力的全套卓越 Virtuoso 功能以实现顶尖的客制/类比设计，成就创新的FinFET客制设计流程。崭新功能包括运用模组产生器(modgens)的FinFET客制布局、FinFET自动对准与邻接(abutment)、支援布局自动化的先进规则，以及fluid guard ring产生。

流程中的客制/类比工具包括Virtuoso Schematic Editor、Virtuoso Layout Suite、Virtuoso Analog Design Environment与Spectre Simulator。流程中的Signoff工具则包括QRC Extraction、Physical Verification System与Virtuoso Power System。