Cadence采用全新Virtuoso版图套件大幅加快芯片设计

摘要：

· Cadence 可支持电学感知设计(EAD)的版图套件，(EAD)在版图绘制过程中可实现实时寄生参数提取，从而为工程师们节省从数天到数周不等的设计时间。

· 新产品和方法学减少了进行多次设计反复和“过度设计”的需要，从而提高了性能，减小了面积。

21ic讯 Cadence设计系统公司宣布推出用于实现电学感知设计的Virtuoso®版图套件，它是一种开创性的定制设计方法，能提高设计团队的设计生产力和定制IC的电路性能。这是一种独特的在设计中实现电学验证功能，让设计团队在创建版图时即可监控电学问题，而不用等到版图完成才能验证其是否满足最初设计意图。Virtuoso版图套件EAD功能在为工程师们缩短多达30%的电路设计周期的同时，还可优化芯片尺寸和性能。

采用这种创新的全新技术，工程师们能实时地从电学方面分析、模拟和验证互连线决定，从而在电学上建立时便正确的版图。这种实时的可见性让工程师们减少了保守的设计行为——或者“过度设计”——这些行为对芯片性能和面积有负面影响。

Virtuoso版图套件EAD可提供：

· 从运行于Virtuoso模拟设计环境的仿真中捕获电流和电压，并将这些电学信息传送给版图环境的能力。

· 让电路设计师能设置电学约束条件(例如匹配的电容和电阻)、并允许版图工程师实时观察这些约束条件是否得到满足的管理功能。

· 一个在版图被创建时即可对它进行快速评估、并提供设计中电学视图来进行实时分析和优化的、内置的互连线寄生参数提取引擎。

· 电迁移(EM)分析，在画版图时如果产生任何电迁移问题即提醒版图工程师注意。

· 部分版图再仿真，有助于防止错误被深藏于密布的版图，从而尽可能减少重新设计，减少“过度设计”的需要。

· 电路设计师与版图设计工程师之间更高程度的协作，以实现电学上从建立起即正确的版图，而不管设计团队成员身在何处。

“Virtuoso版图套件EAD表明我们在自动化定制设计方面前进了一大步，通过对电学问题更高的实时可见度，让版图工程师与电路工程师之间能进行更高效的协作，”Cadence主管硅实现部门研发的公司高级副总裁Tom Beckley表示。“EAD凸显了我们对发展Virtuoso平台的重视，确保它能满足无数依靠它来处理复杂设计难题的工程师们的需要。”