高频电阻阵列为何串通？隔离怎么做？

多路射频或高速采样里，电阻阵列能节省面积，却也可能让通道之间悄悄串通。高频电阻做成阵列后，优势是匹配跟踪，风险是公共基片、端子和热路径引入耦合。

阵列互耦首先来自公共基片和封装。多个电阻单元放在同一陶瓷或薄膜基片上，单元之间存在寄生电容，公共端子还会共享电感和回流阻抗。低频下这些寄生很小，高频下却足以让一个通道的边沿或射频能量耦合到相邻通道。对多路接收机、自动测试开关矩阵和并行ADC前端，这种串扰会表现为通道隔离下降和相位一致性变差。

阻值跟踪是阵列的主要收益。因为多个电阻单元同工艺、同温度环境，比例误差和温漂一致性通常好于分立器件。精密衰减器、差分终端和增益设定网络常利用这一点。但跟踪好并不等于高频隔离好，公共结构带来的耦合可能抵消比例一致性的收益。若系统更关心隔离而不是比例，分立布局反而可能更合适。

热耦合会让问题更复杂。某一路吸收较大功率时，热量通过基片扩散到相邻单元，改变它们的阻值。低频精密网络里这表现为比例漂移，高频端接里则会让相邻通道的回波损耗随功率变化。阵列越小、热阻越高、功率分布越不均，热串扰越明显。只看室温小信号S参数，会漏掉这种动态影响。

阵列封装端子也可能形成公共回流。多个电阻共用一个地端或公共端时，高频电流在该端子电感上产生电压，相邻单元会看到同一个噪声参考。对差分端接或多路衰减器，公共端必须有足够低阻的接地和对称回流，否则通道间会通过封装内部耦合。外部PCB再怎么分区，也无法完全消除封装内部共享路径。

隔离设计要先确认耦合路径。若串扰随频率升高单调变差，多半是寄生电容；若在某个频点出现峰值，可能是封装和焊盘形成谐振；若随某一路功率上升而慢慢漂移，热耦合占比更高。不同机制对应的整改不同：电容耦合要拉开距离或加屏蔽，公共回流要改封装和接地，热耦合要降功率密度或分散布局。

测试阵列时，应同时测单通道S参数、通道间隔离和功率热漂移。只测每个单元阻值，无法发现高频串通；只测小信号隔离，也看不到热耦合。对关键链路，最好把阵列模型放进系统级仿真，并用分立方案做对照，明确面积收益是否值得。

高频电阻阵列在差分应用里还要看奇偶模行为。两个单元阻值跟踪很好时，差模增益可能稳定，但公共基片电容会给共模提供额外通路，导致共模抑制下降。若阵列用于差分端接或桥式衰减，必须同时测差模、共模和模态转换，而不是只测两个单端通道。

隔离还受外部版图放大。阵列内部已经存在公共路径，PCB若再让多路信号共享同一段地回流或散热铜皮，串扰会叠加。分立电阻虽然占面积，但可以把回流和热源分开；阵列节省面积，却要求更严格的接地和功率分配。这个取舍应在系统预算里提前确定。

因此，阵列不是天然更好，也不是一定更差。把阻值跟踪、公共寄生和热耦合放在同一张权衡表里，才能决定高频场景该用阵列还是分立。