SerDes架构是在Intel的PIPE 5.0规范（5.1版本已有Serdes PIPE描述）中引入的，通过将原来属于PCS层的部分逻辑移至MAC层，从而达到简化PHY（包含PCS和PMA）结构的目的。PHY interface是一套用于PCIe、SATA、USB、displayPort协议的接口，简化后的PHY（Serdes PIPE架构）更容易适配不同的应用。针对PCIe，在Gen5及其以上速率中推荐使用SerDes架构。

从下图可以看到，在SerDes PIPE架构中，8b/10b or 128b/130b encode/decode 和Elastic buffer在MAC层。在original PIPE架构中，8b/10b or 128b/130b encode/decode 和Elastic buffer在PCS层。这是两种架构最明显的差异。

如表6-5，通过PHY mode配置可选择适配的协议。其中PHY mode为0表示支持PCIe协议。

1.接口信号上的差异

original PIPE架构和serdes PIPE架构存在部分相同的信号（此处包含信号名相同但是位宽不同的信号），也存在各自独享的信号。

1.1.相同的信号

如图所示，TxData信号，在original PIPE架构中，其信号位宽是8bits/16bits/32bits，这是完成8b/10b or 128b/130b encode前的数据位宽。而在serdes PIPE架构中，其信号位宽是10bits/20bits/40bits/80bits，这是完成8b/10b or 128b/130b encode后的数据位宽。

1.2.Serdes PIPE架构独享的信号

如下图所示，RxCLK和RxCLK2以及RxWidth[1:0]为Serdes PIPE架构独享的信号。

1.3.original PIPE架构独享的信号

独享信号可分为数据信号和命令信号两类。

数据信号中TxDatak表示TxData是控制信号还是数据信号。通过TxStartBlock信号，MAC能告知PHY，当前TxData的0 Byte是128b block的首个字节。

命令信号包含TxSyncHeader、RxSyncHeader。TxSyncHeader是组成130b的同步头。

TODO:介绍其他信号

参考文档

PHY Interface for the PCI Express, SATA, USB 3.2, DisplayPort, and USB4 Architectures Revision 6.2.1.pdf