基于LVDS技术的实时图像测试装置的设计

2  系统总体方案设计
　 系统采用USB接口电路实现计算机与FPGA的数据传输，以LVDS串行器与解串器构建实时图像的发送与接收电路。系统的原理框图如图2所示。

　 系统的工作原理为：计算机将控制命令及实时图像数据经由USB接口发送给FPGA，FPGA将实时图像数据部分存储到高速SRAM，然后根据控制命令将SRAM中数据传送给LVDS串行器；另外，FPGA还需将回读的实时图像数据以20 MB/s的速度经由USB接口发送给计算机进行处理。
3 系统结构组成及其实现
3.1 USB接口实现
　 本系统所使用的USB单片机选用Cypress公司开发的EZ-USB FX2芯片CY7C68013。该芯片集成了51单片机内核、USB2.0收发器、串行接口引擎(SIE)、4 KBFIFO存储器以及通用可编程接口等模块，这些模块则保证了CY7C68013可与外围器件实现无缝的、高速的数据传输[2]。用户在使用该单片机与外围设备进行数据传输时，只需直接利用GPIF接口来实现与外围设备之间的逻辑连接，就可以进行高速数据的传输。CY7C68013的GPIF接口有16位数据线，6个RDY信号和6个CTL信号。其中RDY信号为等待信号，GPIF可连续采样RDY信号。通常用来等待指定信号的某个状态出现，以确定GPIF下一步动作。CTL信号为控制输出信号。通常用作选通信号、非总线输出信号以及产生简单的脉冲信号[3]。 CY7C68013在高速模式下,发送数据的码率可达到480 Mb/s，因此可将20 MB/s的实时图像数据实时地传送给计算机[2]。
　 本系统的USB传输部分主要实现将计算机发出的控制命令及实时图像数据发送给FPGA，并将回读的实时图像数据发送给计算机。计算机发送的命令信号通过CY7C68013的PE端口传送给FPGA，实时图像数据通过CY7C68013的GPIF接口发送给FPGA或上传给计算机。由于USB与FPGA的传输速度不一致，所以还应在FPGA中设置两个软FIFO，分别用于图像数据的上传与下发。
3.2 LVDS数据发送与接收部分
　 本系统采用美国TI公司的10位总线型LVDS芯片SN65LV1023A和SN65LV1224A实现实时图像的高速数据传输和回采。两者发送和接收10 bit并行数据的速率在10 MHz~60 MHz之间。由于数据在并串转换时，SN65LV1023A会自动加上1位起始位和1位停止位,则串行数据发送的实际速率为120 Mb/s~792 Mb/s之间。LVDS串行器和解串器都需一个外部时钟。只有这两个外部时钟频率同步时，串行器和解串器才能正常通信。利用FPGA内部时序逻辑，完全能够解决工作时钟频率同步的问题。
　 实时图像发送及接收电路如图3所示。FPGA根据计算机控制命令先从高速SRAM中读取1 B的数据，然后的将该字节外加两位的识别位共10位的并行实时图像数据输出到SN65LV1023A，再将转化后的高速串行差分信号经高速电缆驱动器CLC006驱动后远程传输。CLC006能在最高400 Mb/s数据速率下驱动75 Ω传输线，还具有可控的输出信号上升沿和下降沿时间，能使传输引入的抖动最小。通过调整R25/R27和R26/R28的阻值为驱动器提供正常输入信号。其值大小参考芯片资料接口连接部分选择，它随其输入电平类型及阻抗传输线而改变。驱动器的信号输出幅度随着Rext-H与Rext-L间电阻值的增大而增大。为了实现信号的最优化传输，将Rext-H与Rext-L之间电阻R36接为10 k?赘的可调电阻，根据实际情况调节R36阻值实现输出信号幅度范围的调整。

　 由于传输线对信号有损耗，而且容易产生信号失真、畸变和码元串扰等,本系统采用了自适应电缆均衡器CLC014对远程传输后接收到的数据进行均衡。CLC014具有同轴电缆和双绞线的自动均衡、载波检测与输出静音功能,适用数据速率范围为50 Mb/s~650 Mb/s，且具有极低的抖动性能。
　 LVDS接收器在内部虽然提供了针对输入悬空、输入短路以及输入不匹配等情况下的可靠性设计，但是当驱动器三态或LVDS接收器没有连接到驱动器上时，连接电缆会产生天线效应，此时LVDS接收器就有可能开关或振荡。为避免此种情况的发生，传输电缆采用双绞屏蔽电缆；另外在电路设计上外加上拉和下拉电阻来提高LVDS接收器的噪声容限。图3中的R31为100 Ω的匹配电阻，R32和R30分别为提高噪声容限的上拉和下拉电阻，阻值为1.5 kΩ。
　 FPGA主要通过控制LVDS串行器的TCLK、TCLK_R/F引脚以及LVDS解串器的RCLK、RCLK_R/F引脚实现数据的发送与接收。具体实现方法为：TCLK、RCLK引脚由FPGA分配同一时钟(时钟频率为20 MHz)，在时钟的上升沿，FPGA先将从高速SRAM中读取的1 B的数据发送出去，另外在FPGA接收到1 B的数据后，先将其存入内部FIFO中，当FIFO中的数据达到512 B后通知USB单片机读取数据，然后发送到计算机。
4 实验结果
　 图4与图5分别为系统以20 MB/s的速度发送和接收的一帧512×512 B(每字节表示一个像素点)图像数据,分析结果表明发送与接收的图像数据完全一致，满足系统的设计要求。

　 采用LVDS技术与FPGA相结合的方法，实现了弹载图像采集设备与地面测试台之间高速数据传输，系统的传输速率可达到20 MB/s,并且提高了系统的可靠性和集成度。另外，整个系统的时序均由FPGA控制实现，具有很强的重构性。本设计已成功应用于某CCD图像采集设备的测试中，系统工作性能稳定。
参考文献
[1]     王冰,靳学明.LVDS 技术及其在多信道高速数据传输中的应用[J]. 电子技术应用,2003,29(3):55-57.
[2]     林刚勇,马善农,许邦莲.CY7C68013在数据传输中的应用[J].微计算机信息, 2007(10):76-78.
[3]     徐志军,徐光辉.CPLD/FPGA 的开发与应用[M]. 北京: 电子工业出版社, 2002.
[4]     张国雄,测控电路[M].北京:机械工业出版社,2006.