Cadence Allegro是目前的主流PCB设计软件之一，具有功能集成化、功能组件化、电路分析功能强大、支持团队合作等特点。作为一名PCB工程师/硬件工程师，熟练掌握和运用Allegro是必备的技能。下面就和和大家分享一些关于Allegro软件的操作技巧，无论是新手还是老司机都应该要知道。
在Allegro视窗 layout时，每执行一个指令例：Add connect, Show element等鼠标会跳到option窗口，这样对layout造成不便。
控制面版＞滑鼠之移动选项中，指到预设按钮（或智慧型移动）：取消“在对话方块将滑鼠指标移到预设按钮”设置。
①摆放的方法：Edit –> move或mirror或rotate
②关于电容滤波，当有大电容和小电容同时对一点滤波时，应该把从小电容拉出的线接到器件管脚。即靠近管脚的为最小的电容。
③各层颜色设置：top –> 粉色；bottom –> 蓝色
Display----Element（右边Find里面只勾选Cline Segs），然后点击走线，在弹出的信息里面可以看到 width 信息。
Display----Element（右边Find里面只勾选Cline），然后点击走线，在弹出的信息里面可以看到 CLINE length 信息。
（实线和虚线）在setup>user preferences>display中,勾上display_nohilitefont,则以实线显示，不勾则虚线显示，实线比较容易看清。
Setup->DesignParameters点击Display栏，选中右边的Display planted holes。
选Edit/property，选中背面所有元件（FIND中选component），分配一个auto_rename属性,然后再rename一次。
在ManuFATuring/no_probe_bottom这层加上一块SHAPE则可.当用Route/Testprep/create Probe来create这块区域的测试点时会失败，出现的提示为：Pin out of bounds。
在执行逐个多选指令像Hilight、其他命令之Temp Group时，按住CRTL键可以实现反向选择的功能，即执行Hilight时，按CRTL键时为Dehilight, 执行其他命令之Temp Group时按CRTL键为取消选择。
Allegro 的shape 默认显示模式是通过 菜单 “Setup” -> “User Preferences…” ，然后在弹出的 “User Preferences Editor”用户配置窗口中选择 “Display” 选项下的 “shape_fill”, 勾选对应的选项即可实现 禁止铺铜显示还是显示铺铜边框功能。
封装修改后，在allegro下palce--update symbols。在package symbol下选择要更新的封装。注意勾选update symbol padstacks、Ignore FIXED property。
①约束的设置：setup –> constrains –> set standard values 可以设置线宽，线间距。间距包括：pin to pin、line to pin、line to line等
②主要用spacing rule set 和 physical rule set
Allegro14.2中Allegro Design Expert之Editor. File>Properties选择Password. 输入密码，再钩选Disable export of design data项，这样你的Project就不会被人盗用了。
Tools->PadStack->Replace，然后必须选上Single via replace mode，最后选上要想替换的过孔即可；利用copy来快速添加大量过孔即可。
Manufacture -> NC -> Drill Customization->auto generate symbols
Manufacture -> NC -> Drill Legend
Manufacture -> NC ->NC parameters->enhanced excellon format->close
Manufacture -> NC -> NC Drill->auto tool select->optimize drill head travel
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