FD-SOI技术有何优势？还是物联网的理想解决方案？

若要说2018以及未来五年最受瞩目的半导体制程技术，除了即将量产的7奈米FinFET尖端制程，以及预计将全面导入极紫外光（EUV）微影技术的5奈米制程节点，各家晶圆代工业者着眼于应用广泛、无所不包的物联网（IoT） 市场对低功耗、低成本组件需求而推出的各种中低阶制程技术选项，也是产业界的关注焦点。

例如晶圆代工龙头台积电（TSMC）的16与12奈米FFC （FinFET Compact Technology）、22奈米超低功耗（ULP）、28奈米HPC/HPC+，以及40奈米ULP、55奈米ULP与低功耗（LP） 等逻辑制程，还有英特尔（Intel）的22奈米低功耗FinFET （22FFL）制程、GlobalFoundries的28奈米HPP （High Performance Plus）/SLP （Super Low Power）、 22FDX制程，以及三星电子（Samsung）的28奈米FDSOI、LPP、LPH.。。 等等，都是适合广泛物联网应用市场需求特性的解决方案。

其中GlobalFoundries的FDX系列制程与Samsung的FD-SOI制程，与其他竞争方案之间的最大差异，就在于采用了无论是英文或中文读来都十分拗口的「全空乏绝缘上覆硅」（Fully Depleted Silicon On Insulator，FD-SOI）技术；该技术早在2011年就由SOI产业联盟（SOI Industry ConsorTIum）、意法半导体（ST）以及其研发伙伴IBM、GlobalFoundries、 三星等率先在业界推广，号称在28奈米与20 （22）奈米节点能达到由英特尔、台积电等支持的新一代FinFET制程相当的性能，但成本与风险更低。

不同于FinFET制程采用的3D晶体管结构，FD-SOI为平面制程；根据ST官网上的技术数据，FD-SOI有两大主要创新：首先是采用了埋入氧化物（buried oxide，BOX）超薄绝缘层，放置于硅基板之上 ；接着将超薄的硅薄膜布署于晶体管信道，因为其超薄厚度，信道不需要掺杂（dope），使晶体管能达到完全空乏。 以上两种创新技术的结合全名为「超薄基体埋入氧化层全空乏绝缘上覆硅」（ultra-thin body and buried oxide FD-SOI，UTBB-FD-SOI）。

ST表示，与传统的块状硅技术相较，FD-SOI能提供更好的晶体管静电特性，而埋入氧化层能降低源极（source）与汲极（drain）之间的寄生电容；此外该技术能有效限制源极与汲极之间的电子流动， 大幅降低影响组件性能的泄漏电流（图1）。 除了透过闸极，FD-SOI也能藉由极化（polarizing）组件底层基板来控制晶体管行为，类似于块状硅技术亦可实现的基体偏压（body bias）。

图1：块状硅制程与FD-SOI制程晶体管结构比较（来源：STMicroelectronics）

不过块状硅技术的基体偏压非常有限，因为寄生漏电流以及晶体管几何尺寸缩减之后晶体管效率降低；而FD-SOI因为晶体管结构以及超薄绝缘层，偏压效率会更好。 此外，埋入氧化层也能实现更高的基体偏压，达到对晶体管突破性的动态控制──当基板的极化为正向，也就是顺向基体偏压（FBB），晶体管切换速度能加快，并因此能优化组件性能与功耗。

根据ST的说法，FD-SOI能轻易实现FBB并在晶体管运作期间进行动态调节，为设计工程师提供高度弹性，特别是对省电性能与速度有高度要求、性能并非关键的组件，因此是物联网或可携式/穿戴式消费性电子装置应用的理想解决方案。

市场研究机构InternaTIonal Business Strategies （IBS）执行长Handel Jones在2014年发表的一份报告中写道：「同样是100mm见方大小的芯片， 采用28奈米FD-SOI制程的成本比块状CMOS制程低3%，在20奈米节点则可以进一步低30%；这是因为带来更高参数良率的同时，晶圆成本也更低；」此外FD-SOI制程裸晶的复杂度与块状CMOS制程比较，低了10%~12%。

Jones进一步表示：「更小的裸晶面积与更高的参数良率之结合，FD-SOI制程在20奈米节点的产品成本优势会比块状CMOS制程多20%；在28奈米节点，FD-SOI的性能则比20奈米块状CMOS高出15%。 」他并指出：「FD-SOI制程在高/低Vdd方面能提供比块状CMOS制程更高的能源效率等级（energy efficiency levels）；FD-SOI在位单元（bit cells）上的电源效率也高出块状CMOS， 这是因为较低的泄漏电流以及对α粒子更好的免疫力。 」