3GHz CMOS低噪声放大器优化设计
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3GHz CMOS低噪声放大器优化设计
摘 要： 基于0.18 μm CMOS工艺，采用共源共栅源极负反馈结构，设计了一种3 GHz低噪声放大器电路。从阻抗匹配及噪声优化的角度分析了电路的性能，提出了相应的优化设计方法。仿真结果表明，该放大器具有良好的性能指标，功率增益为23.4 dB，反向传输系数为-25.9 dB，噪声系数为1.1 dB，1dB压缩点为﹣13.05 dBm。
1 引 言
现代无线通信技术不断地朝着低成本、便携式的方向发展，使得基于CMOS工艺的射频集成电路成为近年来的研究热点。在射频接收机的设计中，要想得到良好的总体系统性能，前端电路的优化设计尤为关键。而低噪声放大器（LNA）作为无线通信系统射频接收机的第一个功能模块，其噪声特性直接影响着整个接收机的灵敏度和信噪比，它必须在一定的功耗条件下，提供足够的增益、优异的噪声性能、良好的线性度和输入输出匹配。在GHz频率范围内，CMOS工艺相比其他工艺有价格低、集成度高、功耗低等优点，利用CMOS工艺来设计射频集成电路已经得到越来越广泛的应用，本文即采用CMOS工艺来实现对一种3 GHz低噪声放大器的优化设计。
在LNA的设计中，应对增益、噪声系数、输入阻抗、线性度等几个关键参数采取折衷原则进行处理[1]。T. H. Lee提出了功率约束条件下的设计规范[2]，之后又有很多人对CMOS LNA的设计方法进行了研究[3-5]。本文主要从分析LNA的输入输出阻抗匹配和噪声系数的角度出发，针对每个参数的影响因素，分别提出优化的方法，然后综合考虑其他各项指标，设计出了一种性能良好的低噪声放大器，并进行了电路仿真和版图设计。
2 LNA结构
在LNA的设计中，目前广泛采用的是共源共栅源极负反馈（Cascode）结构，如图1所示。在此结构中，源极负反馈既能实现输入阻抗匹配，又能提高系统的稳定性，且具有改善LNA线性度的特点，而M1和M2组成的级联结构，既提高了电路的输出阻抗，使电路的增益有较大的提高，又能实现对电路的反向隔离[6]，使得输出端和输入端互不影响，从而方便了LNA的设计。
图1 共源共栅源极负反馈结构
在上述结构的基础上加上偏置电路，并对电路结构进行优化调整，即可得到完整电路结构。本文所实现的电路结构如图2所示。
图2 LNA电路图
晶体管M1和M2构成Cascode结构，由于此结构没有考虑共源极和共栅极之间的匹配，所以在M1和M2之间加上电感Lm，可以提高两级间的匹配[7]，这样不仅提高了功率增益，而且噪声系数也可以得到改善[8]。同时在M1的栅源之间并联一个电容C2，用来调节栅源之间的电容Cgs，方便与Lg和Ls一起来实现输入阻抗的匹配。
晶体管M3、M4和M1、M2共同组成共源共栅电流镜[9]，作为偏置电路，且M3和M4的宽度相对应取较小的值，以减小偏置电路消耗的电流。电阻R2应取足够大以减小偏置电路带来的噪声电流，电阻R1用来调整输入晶体管M1的栅源电压和漏极电流以确定静态功耗，电容C1可以使得M2的栅极交流接电源电压。Cin与Cout均为隔直电容。
3 LNA性能优化
3.1 输入输出匹配
带源极负反馈的LNA输入端的小信号等效电路如图3所示，其中gm是M1的跨导，Cgs是M1的栅源电容Cgs1和C2并联得到的。
图3 源极负反馈结构的小信号等效电路
4 电路仿真与版图设计
仿真采用TSMC的0.18 μm CMOS工艺，仿真环境为Cadence SpectreRF，电源电压为2V。仿真结果如图5所示。
从图5（a）可以看出，所设计低噪声放大器的功率增益在3 GHz处达到了23.4 dB，很好地满足了功率增益的要求。图5（b）中，输入反射系数S11达到-25.9 dB，显示了良好的输入阻抗匹配。图5（c）表明，经过噪声优化，电路的噪声系数只有1.1 dB，而图5（d）中的1dB压缩点为﹣13.05 dBm，说明该低噪声放大器具有良好的线性度。
利用0.18 μm CMOS工艺模型，用cadence virtuoso软件对LNA进行版图设计，如图6所示，版图尺寸为0.485 mm × 0.395 mm。
5 结 论
本文通过对共源共栅结构的分析，从阻抗匹配、噪声系数和线性度的角度对电路的性能进行优化，设计出了一种3 GHz的低噪声放大器。在0.18 μm CMOS工艺下，利用Cadence SpectreRF软件对电路进行了仿真，结果显示，LNA的功率增益、阻抗匹配、噪声系数和线性度等参数都达到了良好的性能。最后对LNA进行了版图设计。
本文作者创新点：在分析共源共栅结构的基础上改进了LNA的电路结构，提出了在共源共栅结构之间加电感以改善噪声系数和并联电容以增加输入阻抗匹配的方法，对低噪声放大器的设计具有一定的参考价值。
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