今天，咱们聊聊PCB布局布线技巧之去耦和层电容

[导读]有时我们会忽略使用去耦的目的，仅仅在电路板上分散大小不同的许多电容，使较低阻抗电源连接到地。但问题依旧：需要多少电容？许多相关文献表明，必须使用大小不同的许多电容来降低功率传输系统（PDS）的阻抗，但这并不完全正确。相反，仅需选择正确大小和正确种类的电容就能降低PDS阻抗。

有时我们会忽略使用去耦的目的，仅仅在电路板上分散大小不同的许多电容，使较低阻抗电源连接到地。但问题依旧：需要多少电容？许多相关文献表明，必须使用大小不同的许多电容来降低功率传输系统（PDS）的阻抗，但这并不完全正确。相反，仅需选择正确大小和正确种类的电容就能降低PDS阻抗。

举个栗子

考虑设计一个10 mΩ参考层，如图1所示。如红色曲线所示，系统电路板上使用许多不同值的电容，0.001 μF、0.01 μF、0.1 μF等等。这当然可以降低500 MHz频率范围内的阻抗，但是，请看绿色曲线，同样的设计仅使用0.1 μF和10 μF电容。这证明，如果使用正确的电容，则不需要如此多的电容。这也有助于节省空间和物料（BOM）成本。

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图1. 电容示例

注意，并非所有电容“生而平等”，即使同一供应商，工艺、尺寸和样式也有差别。如果未使用正确的电容，不论是多个电容还是几个不同类型，都会给PDS带来反作用。结果可能是形成电感环路。电容放置不当或者使用不同工艺和型号的电容（因而对系统内的频率做出不同响应），彼此之间可能会发生谐振，见图2。

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图2. 谐振电容

所以，了解系统所用电容类型的频率响应很重要。随便选用电容，会让设计低阻抗PDS系统的努力付之东流。

如何设计出合格的PDS

要设计出合格的PDS，需要使用各种电容（见图1）。PCB上使用的典型电容值只能将直流或接近直流频率至约500 MHz范围的阻抗降低。高于500 MHz频率时，电容取决于PCB形成的内部电容。注意，电源层和接地层紧密叠置会有帮助。

应当设计一个支持较大层电容的PCB层叠结构。例如，六层堆叠可能包含顶部信号层、第一接地层、第一电源层、第二电源层、第二接地层和底部信号层。规定第一接地层和第一电源层在层叠结构中彼此靠近，这两层间距为2到4密尔，形成一个固有高频层电容。此电容的最大优点是它是免费的，只需在PCB制造笔记中注明。如果必须分割电源层，同一层上有多个VDD电源轨，则应使用尽可能大的电源层。不要留下空洞，同时应注意敏感电路。这将使该VDD层的电容最大。

如果设计允许存在额外的层（上例中，从六层变为八层），则应将两个额外的接地层放在第一和第二电源层之间。在核心间距同样为2到3密尔的情况下，此时层叠结构的固有电容将加倍，示例见图3。

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图3. 高频层电容示例

与添加更多分立高频电容以在高频时保持低阻抗相比，此结构更易于设计。

PDS的任务是将响应电源电流需求而产生的电压纹波降至最低，这点很重要但常被忽略。所有电路都需要电流，有些电路需求量较大，有些电路则需要以较快的速率提供电流。采用充分去耦的低阻抗电源层或接地层以及良好的PCB层叠，有助于将因电路的电流需求而产生的电压纹波降至最低。例如，根据所用的去耦策略，如果系统设计的开关电流为1 A，PDS的阻抗为10 mΩ，则最大电压纹波为10 mV。计算很简单：V = IR。

凭借完美的PCB堆叠，可覆盖高频范围，同时在电源层起始入口点和高功率或浪涌电流器件周围使用传统去耦，可覆盖低频范围(<500 MHz)。这可确保PDS阻抗在整个频率范围内均最低。没有必要各处都配置电容；电容正对着每个IC放置会破坏许多制造规则。如果需要这种严厉的措施，则说明电路存在其它问题。

原文转自亚德诺半导体

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