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全力提高逻辑设计师研发效率，CADENCE改进验证型设计流程

时间：2007-06-13 09:23:34

关键字： CADENCE 逻辑设计 CIS 模拟器

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[导读]Cadence设计系统公司日前宣布其Cadence Logic Design Team Solution的“验证型设计”组件已经过改良，为逻辑设计师大幅提高了工作效率。这些新功能能够明显克服主要的验证瓶颈，这些瓶颈已经对开发过程初期对基于断言

Cadence设计系统公司日前宣布其Cadence Logic Design Team Solution的“验证型设计”组件已经过改良，为逻辑设计师大幅提高了工作效率。这些新功能能够明显克服主要的验证瓶颈，这些瓶颈已经对开发过程初期对基于断言的验证方法的有效应用造成了阻碍。
致力于基于断言的验证方法的逻辑设计师如今可以在基于SystemVerilog Assertion和Property Specification Language的形式分析中实现高达50倍的速度及容量提升。通过Cadence Incisive模拟器和Xtreme系列系统的单一环境，他们可以在模拟中让性能提高10万倍。这种环境因为创造性的“热交换”能力而成为可能，它可以让设计师在几秒钟内轻松切换于领先的商用模拟工具和Incisive Xtreme III加速器/模拟器之间。通过一系列全新的基于断言的验证方法的IP产品，环境创建和设置可以在十分之一的时间内完成。

“我在15分钟内就调出了验证环境，”Newport Media公司VLSI技术部经理Sang Tran说，“我可以很肯定地说，Cadence的AHB验证IP至少为我节省了几周的时间。”

综合的基于断言的验证方法流程是“验证型设计”组件的核心，应用了通用的System Verilog语言前端、通用指令和统一的调试环境，使得逻辑设计师易于采用和开展该方法学和解决方案。在此流程中，一旦逻辑设计师使用Incisive形式检验器对断言进行检查，Incisive Design Team 模拟器和Xtreme加速器/模拟器可以被用来动态检验所有断言。模拟可以通过直接测试进行，也可以通过自动化System Verilog测试平台，利用专门面向逻辑设计团队的Cadence Incisive Plan-to-Closure 方法学执行而实现。

“我们对于Incisive Formal Verifier最新版的性能改进非常满意，”QLogic公司高级工程师Craig Verba说，“我们对RTL进行了修改，并且在我们其中的一款设计品中再次运行Incisive Formal Verifier，现在我们只要用40分钟，而在过去要花3个小时，这大大提高了我们的生产力。”

“逻辑设计团队需要设计更为精密的产品，不仅工艺尺寸不断缩小，还要满足越来越多的设计目标，例如正确的可重用性和充分的可测性。”Cadence设计系统公司产品营销总监Michal Siwinski说，“这种基于验证的新组件能够让逻辑设计师将手写测试的简单模拟进化到更有效率的断言、加速、形式分析和复杂的测试平台，满足设计团队的需要。