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先进工艺节点BTI/HCI效应建模：老化感知的时序收敛方法
随着7nm及以下工艺节点的普及，负偏置温度不稳定性（NBTI/PBTI）和热载流子注入（HCI）效应已成为影响芯片长期可靠性的关键因素。本文提出一种基于物理机理的老化感知时序收敛方法，通过建立BTI/HCI联合老化模型，结合静态时序分析（STA）与动态老化追踪技术，实现从设计阶段到签核阶段的全流程老化防护。实验表明，该方法可使芯片在10年寿命周期内的时序违规率降低92%，同时保持小于5%的面积开销。
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经验总结：FPGA时序约束的6种方法
对自己的设计的实现方式越了解，对自己的设计的时序要求越了解，对目标器件的资源分布和结构越了解，对EDA工具执行约束的效果越了解，那么对设计的时序约束目标就会越清晰，相应地，设计的时序收敛过程就会更可控。
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在FPGA设计中，时序就是全部
当你的FPGA设计不能满足时序要求时，原因也许并不明显。解决方案不仅仅依赖于使用FPGA的实现工具来优化设计从而满足时序要求，也需要设计者具有明确目标和诊断/隔离时序
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Excellicon工具被灿芯采用，用以缩短时序收敛过程加快交付
Excellicon公司，一家时序约束分析和调试解决方案的供应商，可以提供自动化的时序约束编辑、编译、管理、实现和验证，日前宣布其产品被灿芯半导体采用，灿芯半导体是一家背靠中芯国际集成电路制造有限公司的设计服务
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几种进行时序约束的方法
对自己的设计的实现方式越了解，对自己的设计的时序要求越了解，对目标器件的资源分布和结构越了解，对EDA工具执行约束的效果越了解，那么对设计的时序约束目标就会越清晰，相应地，设计的时序收敛过程就会更可控。从
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Cadence为复杂SoC设计缩短时序收敛时程
在加速复杂IC开发更容易的当下，益华电脑(Cadence Design Systems, Inc.)发表 Tempus 时序 Signoff解决方案(Timing Signoff Solution)，这是崭新的静态时序分析与收敛工具，精心设计让系统晶片(System-on-Chip，SoC)
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Cadence为复杂SoC设计缩短时序收敛时程
在加速复杂IC开发更容易的当下，益华电脑(Cadence Design Systems, Inc.)发表 Tempus 时序 Signoff解决方案(Timing Signoff Solution)，这是崭新的静态时序分析与收敛工具，精心设计让系统晶片(System-on-Chip，SoC)
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FPGA时序收敛分析
FPGA时序收敛分析
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用Synplify Premier加快FPGA设计时序收敛
传统的综合技术越来越不能满足当今采用 90 纳米及以下工艺节点实现的非常大且复杂的 FPGA 设计的需求了。问题是传统的 FPGA 综合引擎是基于源自 ASIC 的方法，如底层规划、区域内优化 (IPO,In-place Optimization) 以
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FPGA时序收敛
FPGA时序收敛
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STARC设计的时序收敛问题得到解决
芯片设计解决方案供应商微捷码(Magma®)设计自动化有限公司日前宣布，日本半导体理工学研究中心(STARC)已对微捷码的Talus® Vortex物理实现系统和自动交互平面布局与层次化设计规划管理解决方案——
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使用基于图形的物理综合加快FPGA设计时序收敛
传统的综合技术越来越不能满足当今采用 90 纳米及以下工艺节点实现的非常大且复杂的 FPGA 设计的需求了。问题是传统的 FPGA 综合引擎是基于源自 ASIC 的方法,如底层规划、区域内优化 (IPO,In-place Optimization) 以
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Xilinx 推出新版本ISE 9.1i
赛灵思公司（Xilinx, Inc）今天推出业界应用最广泛的集成软件环境（ISE™）设计套件的最新版本ISE 9.1i。
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Xilinx 推出新版本ISE 9.1i
Xilinx 推出新版本ISE 9.1i
