Altera公司日前宣布,第二季度销售达到4.693亿美元,比2010年第一季度增长17%,比2009年第二季度增长68%。新产品销售持续增长36%。2010年第二季度净收入为1.806亿美元,每股摊薄后收益0.58美元,与之相比,2010年第
摘要:为提高8B/10B编解码的工作速度和简化逻辑方法,提出一种基于FPGA的8B/10B编解码系统设计方案。与现有的8B/10B编解码方案相比,该方案是一种利用FPGA实现8B/lOB编解码的模块方法,接收模块在收到外部发送的
GE智能平台宣布即将推出各种以Xilinx Virtex-6 FPGA产品系列为基础的数字接收器、数字收发器和FPGA处理器产品。在此之前计划推出以Virtex-7产品系列等Xilinx 7系列设备为基础的新产品。这些新平台将提供高端处理性能
摘要:提出了一种IRIG-B(DC)码产生电路的设计方法。采用Altera公司低功耗Cyclone FPGA系列中的EPlC6T144、8段数码管、晶体振荡器和MAX3232E等器件构成硬件电路、使用VHDL语言设计IRIG-B直流时间码的软件。为了设置和
摘要:提出一种基于FPGA的PCI硬件加解密卡的设计方案,用硬件加解密取代了传统的软件加解密,将加解密模块和PCI接口模块集成在一个FPGA芯片内实现。分析了PCI加解密卡的软硬件的结构和原理,详细介绍了DESX加解密算法
根据CMI码的特性,介绍了一种新的编程思路实现CMI编码,在Max+PlusⅡ开发平台上使用VHDL编程实现CMI编码,并得到仿真波形。实验结果表明,这种编程思路简单、清晰。在产生7位伪随机序列的前提下,分别对“O”,“1”进行编码。这种思路为其他码型设计提供了参考。
Altera公司今天发布Stratix® V系列FPGA,适用于支持Micron技术公司的下一代低延时DRAM (RLDRAM® 3存储器)。Stratix V FPGA采用新的存储器体系结构,降低延时,高效实现FPGA业界最好的系统性能。Stratix V FP
摘要:基于FPGA的应用技术,采用Altera公司DE2-70开发板的CycloneⅡ系列EP2C70作为核心器件,设计了一种基于FPGA的新型可调信号发生器。通过QuartusⅡ软件及Vetilog HDL编程语言设计LPM_ROM模块定制数据ROM,并通过地
中国汽车产量已超过美国跃居全球第一,未来5-10年还将保持不断增长的态势。中国汽车工业协会预计,2010年汽车产量增速在10%左右,有望达到1500万辆。中国目前已涌现不少知名的企业,包括汽车制造商、模块化系统供应商
本文从可编程性、集成度、开发周期、性能和功率五个方面论述了选择ASIC、FPGA和DSP的重要准则。
本文从可编程性、集成度、开发周期、性能和功率五个方面论述了选择ASIC、FPGA和DSP的重要准则。
摘要:本文介绍基于FPGA控制的温度检测无线发射接收系统。本系统采甩EPlKl000C208-3作为控制核心,系统比较温度是否超出人体最佳温度范围,如果过高则发出降温信号,如果过低则发出升温信号;得出需要加温还是降温的
DSP/FPGA专题技术讲座(北京)
视频监控以其直观、方便、信息内容丰富而广泛应用于许多场合。视频监控成为人们生活中不可缺少的技术。在一些危险场所,用视频监控代替人工监视,可以保证人们的生命安全。鉴于一路视频的视野范围有限,要充分收集目
可程序逻辑门阵列芯片(FPGA)双雄赛灵思(Xilinx)及阿尔特拉(Altera)陆续举行法说会,除了透露对第3季景气乐观看法,也表示现阶段晶圆代工厂产能严重吃紧。为了提高出货量因应来自大陆、印度等新兴市场3G 网络
提出了一种基于高频帧摄像头的高频帧实时图像压缩技术,以此技术为基础,使用TMS320CDM642和EP2C35 FPGA相结合,设计了一种高频帧实时图像处理器硬件系统。该系统采用2片SRAM乒乓结构,以及基于TI公司DSP/BIOS和支持XDAIS的JPEG2000压缩算法,实现了100帧/s的压缩速度,系统同时解决了图像压缩中容量和速度的问题,实验了采集和压缩过程的同步进行,大大提高了图像压缩速度。
提出了一种基于高频帧摄像头的高频帧实时图像压缩技术,以此技术为基础,使用TMS320CDM642和EP2C35 FPGA相结合,设计了一种高频帧实时图像处理器硬件系统。该系统采用2片SRAM乒乓结构,以及基于TI公司DSP/BIOS和支持XDAIS的JPEG2000压缩算法,实现了100帧/s的压缩速度,系统同时解决了图像压缩中容量和速度的问题,实验了采集和压缩过程的同步进行,大大提高了图像压缩速度。
基于DSP和FPGA的实时图像压缩系统设计
设计实现了基于FPGA的256点定点FFT处理器。处理器以基-2算法为基础,通过采用高效的两路输入移位寄存器流水线结构,有效提高了碟形运算单元的运算效率,减少了寄存器资源的使用,提高了最大工作频率,增大了数据吞吐量,并且使得处理器具有良好的可扩展性。详细描述了具体设计的算法结构和各个模块的实现。设计采用Verilog HDL作为硬件描述语言,采用QuartusⅡ设计仿真工具进行设计、综合和仿真,仿真结果表明,处理器工作频率为72 MHz,是一种高效的FFT处理器IP核。
从增量型光电编码器的构造特点出发,分析其输出信号中引起抖动误码脉冲的原因。根据编码器两相输出信号(A相、B相)不能同时跳变的特点,设计了一种高精度抗抖动二倍频电路,能有效滤除信号的干扰脉冲。