FPGA
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在如何在 Kria KV260 上部署自定义的 XSA
在我的上一篇项目文章中，我介绍了使用 AMD 新的 Yocto 工作流结合 EDF(嵌入式开发框架)为 Kria SoM 构建嵌入式 Linux 镜像的基本步骤。该项目详细说明了克隆 AMD Yocto 项目的流程，包括专用于 AMD FPGA 的 Xilinx 层，并利用 meta-kria 层中的默认设置和 Kria 的比特流文件，将其构建为目标平台——Kria KV260 Vision AI 开发套件。
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Microchip推出第二代PolarFire® FPGA以太网传感器桥接平台，升级边缘AI传感器连接方案
体积更小、支持多摄像头接入，为NVIDIA边缘AI系统提供可扩展的以太网架构，同时降低功耗、成本与集成复杂度
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基于FPGA的工业数据采集：16路AD同步采样逻辑与时序收敛
工业多通道同步采集（振动分析、电网监测、声源定位）要求所有AD通道在同一时刻锁存模拟值，通道间延迟差
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简化多轨电源系统的监控和时序控制
在现场可编程门阵列(FPGA)、专用集成电路(ASIC)和其他基于多轨处理器的系统中，随着电源时序规则愈发严格、时序要求日益精准、电压容差不断缩小，电源管理变得越来越复杂。时序错误可能造成闩锁或器件永久性损坏，而监控不足可能导致无法及时发现故障，使系统稳定性受到影响。
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使用 AMD Vitis™ Model Composer 创建数字 AM 调制与解调方案
FPGA在无线通信和软件定义无线电(SDR)领域的应用尤为出色。尽管无线通信和SDR技术较为复杂，但AMD Versal™ RF系列自适应SoC家族中的多种设备均可胜任相关任务。
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2026年Microchip中国技术精英年会(MASTERs)现已开放报名
武汉(11月12日至13日)、上海(11月17日至28日)、深圳(11月26日至27日)三地技术盛会即将线下开启，涵盖20余门专为工程师打造的实战课程
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Microchip推出 VectorBlox™ 3.0 加速器SDK，促进神经网络部署
通过稀疏神经网络提升性能，更高效地实现PolarFire® FPGA 及片上系统(SoC)的边缘 AI部署
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构建一个裸机应用程序，并自定义FPGA逻辑，用于接收4K、30Hz的视频帧
AMD Kria KV260 于2021年4月20日发布，最初配备的是橙色风扇外壳。与此同时，AMD及其合作伙伴推出了相关教程，指导用户利用该芯片打造各种有趣的项目，从基于其内置自定义AI逻辑模块的面部识别应用，到同年及2022年的裸机应用。如今已是2026年，软件已更新至最新版本2025.2，甚至KV260的风扇颜色也已从原来的橙色升级为黑色。本教程旨在对之前的教程内容进行更新和补充，整合其中常见的注意事项、常见问题及解答。
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基于Verilog HDL和有限状态机(FSM)架构的FPGA数字门禁控制系统
本项目展示了一种基于DE1-SoC FPGA板采用有限状态机(FSM)构建的安全数字访问控制系统。该系统允许用户通过键盘或开关输入4位密码，硬件验证密码，并通过LED灯、七段数码管、TFT屏幕和蜂鸣器提供反馈。为增强安全性，系统设置了非活动超时功能，以及在连续三次失败后触发15秒锁定机制。整个硬件组件被集成于一个定制的3D打印外壳内，使其成为适用于门禁控制应用的实用FPGA原型系统。
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构建一个基于低成本FPGA的智能水质安全报警系统：可将传感器读数转换为清晰的“安全”、“注意”和“危险”水位警报
本项目采用VSD Squadron FPGA Mini板和MYOSA传感器模块，构建了一套基于FPGA的智能水质安全报警系统。该系统设计为低成本的数字原型，用于将水质状况分类为三种简单状态：安全、注意和危险。VSD Squadron FPGA Mini板作为主处理单元，MYOSA传感器模块则用作传感前端。在本实现方案中，未使用MYOSA MPU或主板作为主控制器。
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PLC与FPGA协同工作的Modbus通信实现方案
在产线设备中，PLC常作为主控单元负责工艺流程，FPGA作为高速算法加速/多路采集前端。两者之间通过Modbus RTU（RS485）或 Modbus TCP（以太网）互通，是成本与开发难度最平衡的协同方案。本文以西门子S7‑1200 PLC + Xilinx Artix‑7 FPGA（UART+FreeModbus）为例，讲清完整实现链路。
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Vivado HLS将C算法加速为FPGA IP的完整流程
在Xilinx FPGA开发中，Vivado HLS（High-Level Synthesis） 是把C/C++/SystemC算法“翻译”成RTL（Verilog/VHDL）并封装为可重用IP核的利器。相比手写RTL，它能显著缩短开发周期，且通过#pragma指令可精细控制并行度与接口。本文将按实际工程顺序，走完从C仿真到IP导出的完整流程。
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创建一个虚拟项目，添加了基本计数器，连接并配置了一个GAO探针，增加BRS-100-GW1NR999 对FPGA调试内核的支持
我们都经历过这种情况：模拟器看起来完美无缺，比特流第一次加载就成功了，可板子却……静止不动，做着奇怪的事，又不肯解释。这时你只能拿起厂商的调试工具，接受被绑在他们IDE上的命运，或者干脆在设计上撒满LED灯，像撒 breadcrumbs 一样。
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跨时钟域处理的三种同步方案与工具实现对比
在FPGA/ASIC设计中，跨时钟域（CDC，Clock Domain Crossing） 是时序违例与功能Bug的高发区。单比特信号、多比特总线、脉冲需采用不同同步策略。本文给出三种经典CDC方案的RTL实现，并对比Synopsys SpyGlass CDC与Vivado Report CDC工具的检查能力差异。
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FPGA数字下变频（DDC）设计全流程与资源评估
在高速ADC采集系统中，数字下变频（Digital Down Converter, DDC） 负责将高中频采样信号搬移到基带（或低中频），并完成降采样（Decimation）与抗混叠滤波，是雷达、软件无线电接收链路的标配模块。本文基于Xilinx FPGA流程，走完从结构规划→RTL实现→仿真→资源评估的完整闭环。
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FPGA实现DDR4控制器的关键时序约束设置
在FPGA中例化DDR4 SDRAM控制器（如Xilinx MIG或Intel UniPHY）后，正确的时序约束（SDC）是让控制器通过时序签核、稳定跑在目标频率（如2400MT/s）的前提。很多"初始化失败"或"校准不通过"其实源于约束缺失或参数不匹配。本文聚焦DDR4控制器相关的关键SDC约束与配套配置要点。
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FPGA时序收敛失败的五大排查思路与解决方案
在FPGA开发中，“时序不收敛”（Timing Closure Failed）是让工程师最头疼的问题之一。当WNS（最差负余量）为负时，设计无法在目标频率下稳定运行。本文总结五大系统性排查思路，帮助你在Vivado/Quartus中快速定位并修复时序违例。
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FPGA中BRAM与URAM资源分配策略与性能优化
在Xilinx UltraScale+系列FPGA中，片上存储器分为BRAM（Block RAM）和URAM（Ultra RAM）两类。BRAM容量18/36Kb，URAM容量288Kb，但URAM延迟略高且占用更多布线资源。合理分配两者是平衡容量、时序与功耗的关键。本文总结BRAM与URAM的选型原则与优化策略。
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FPGA实现以太网MAC层的三种方案对比与选型
在FPGA网络中，以太网MAC（Media Access Control）负责CSMA/CD退避、帧校验（FCS）、与PHY通过MII/RGMII/SGMII接口交互。根据项目对灵活性、开发周期、资源的要求，通常有三种实现路径。本文基于Xilinx/Intel平台做横向对比与选型建议。
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如何在 AMD Kria™ KV2600 视觉AI入门套件上构建、部署和运行自定义硬件加速器应用程序
我最初在博客上发布了这个项目。在这里，我将更详细地讲解每一步。边缘端的硬件加速正在彻底改变我们处理计算机视觉、机器学习和高性能计算的方式。然而，弥合软件开发与FPGA硬件之间的鸿沟，往往令人感到任务艰巨。
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