FPGA
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RISC-V开源生态在嵌入式硬件加速中的探索——基于FPGA的硬件乘法器实现
在嵌入式系统向智能化、高性能化演进的浪潮中，RISC-V开源指令集架构凭借其模块化设计和可扩展性，成为硬件加速领域的重要推动力。结合FPGA的可重构特性，基于RISC-V的硬件乘法器实现方案正逐步打破传统架构的性能瓶颈，为边缘计算、AI推理等场景提供高效算力支撑。
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NanoXplore和意法半导体联合推出欧洲航天级FPGA芯片
2026年2月6日，中国——欧洲知名的SoC FPGA和抗辐射FPGA技术设计公司NanoXplore与服务多重电子应用领域、全球排名前列的半导体公司意法半导体 (STMicroelectronics，简称ST，纽约证券交易所代码:STM) 近期宣布，NG-ULTRA已通过航天行业标准认证。这款防辐射加固型SoC FPGA是为中低轨卫星星座等航天应用专门设计，还将用于研制各种卫星设备系统，包括Galileo和Copernicus，以及可能实施的IRIS²等旗舰卫星任务。
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硬件加速模块设计：嵌入式矩阵运算的FPGA实现
在嵌入式系统与边缘计算场景中，矩阵运算作为图像处理、信号分析、机器学习等领域的核心操作，其性能直接影响系统实时性与能效。传统CPU架构受限于串行执行模式，难以满足高吞吐、低延迟的矩阵计算需求。FPGA（现场可编程门阵列）凭借其硬件并行性、可定制化架构及低功耗特性，成为嵌入式矩阵运算硬件加速的理想选择。
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AMD 推出第二代 Kintex UltraScale+ 中端 FPGA，助力智能高性能系统
AMD 今日推出第二代 AMD Kintex UltraScale+ FPGA 系列，对于依赖中端 FPGA 为性能关键型系统提供支持的设计人员而言，可谓一项重大进步。
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FPGA在线调试技巧：SignalTap逻辑分析仪与虚拟I/O配置
在FPGA开发过程中，在线调试是验证设计功能、定位问题的关键环节。传统调试方法依赖外接逻辑分析仪，存在成本高、操作复杂、信号易受干扰等问题。而嵌入式调试工具如SignalTap逻辑分析仪和虚拟I/O（VIO）核，通过JTAG接口直接访问FPGA内部信号，成为现代FPGA调试的主流方案。
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Microchip推出SDI IP内核与四通道CoaXPress™桥接工具包，进一步扩展PolarFire® FPGA智能嵌入式视频生态系统
该解决方案协议栈适用于下一代医疗、工业及机器人视觉应用，支持广播级视频质量、SLVS-EC至CoaXPress桥接功能及超低功耗运行
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赋能工业、消费及机器视觉：贸泽开售 ams OSRAM Mira050 NIR增强全局快门图像传感器
2026年1月20日 – 专注于引入新品的全球电子元器件和工业自动化产品授权代理商贸泽电子(Mouser Electronics) 即日起开售ams OSRAM的新款Mira050近红外 (NIR) 增强全局快门图像传感器。Mira050是一款紧凑型0.5MP图像传感器，专为2D和3D消费类及工业机器视觉应用而设计。
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适用于先进SoC、FPGA和微处理器的低电压、大电流设计解决方案
本文讨论了各种高科技应用对先进电源解决方案的需求，比如需要多个低压电源来为DDR、内核、I/O设备等组件供电，而半导体集成度日益提高使得微处理器的耗电量越来越大。为此，业界迫切需要提升遥测能力，以便对电压、电流和温度等参数进行监测。本文介绍了一种双相降压型稳压器设计，其中集成了数字电源系统管理功能，致力于达成尺寸、效率、环路稳定性和瞬态响应等方面的关键目标。
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FPGA时序收敛五步法：静态时序分析到逻辑重布局的调试技巧
在FPGA设计中，时序收敛是决定系统稳定性的核心环节。面对高速信号（如DDR4、PCIe）和复杂逻辑（如AI加速器），传统试错法效率低下。本文提出"五步闭环调试法"，通过静态时序分析（STA）、约束优化、逻辑重构、物理调整和动态验证的协同，实现时序问题的快速定位与修复。
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FPGA多时钟域同步方案：异步FIFO深度计算与握手信号设计
在高速FPGA设计中，多时钟域（Multi-Clock Domain, MCD）数据传输是常见挑战。异步FIFO作为跨时钟域通信的核心组件，其深度计算与握手信号设计直接影响系统稳定性。本文从理论建模到工程实现，系统阐述关键设计要点。
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FPGA低功耗设计操作：时钟门控与电源关断的联合实现
在AIoT、边缘计算等场景中，FPGA的功耗已成为制约系统续航与散热的关键因素。传统低功耗设计多依赖单一技术，而时钟门控（Clock Gating）与电源关断（Power Shutdown）的联合应用，可通过动态管理硬件资源实现功耗的指数级下降。本文结合Xilinx UltraScale+与Intel Stratix 10系列FPGA，系统阐述两种技术的协同实现路径。
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基于FPGA的部分重配置技术：动态功能更新与资源管理
在航空航天、工业控制等高可靠性领域，系统需在运行中动态更新功能以适应任务变化，同时保持未修改模块的持续运行。传统FPGA全片重配置需中断系统运行，且配置时间长达数百毫秒。基于FPGA的部分重配置（Partial Reconfiguration, PR）技术通过仅更新局部逻辑，实现功能动态切换与资源高效管理，成为解决这一挑战的关键方案。
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Quartus Prime下Cyclone V FPGA片上存储器资源优化与布局策略
在5G通信、工业控制等高性能嵌入式系统中，Cyclone V FPGA凭借其低功耗与高性价比特性成为主流选择。其片上存储器资源（M10K和MLAB）的优化配置直接影响系统性能与资源利用率。本文基于Quartus Prime工具链，结合Cyclone V器件特性，提出一套从代码级到架构级的存储器优化与布局策略。
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基于Verilog HDL的FPGA数字电路设计：时钟域交叉同步模块实现与静态时序分析
在FPGA数字电路设计中，时钟域交叉（CDC）同步是确保多时钟系统稳定运行的核心技术。当数据在异步时钟域间传输时，若未采取有效同步措施，可能导致亚稳态传播、数据丢失或功能错误。本文结合Verilog HDL实现与静态时序分析（STA），探讨时钟域交叉同步模块的设计方法。
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构建一个智能的“乒乓对手”
作为一名本科电气工程专业的学生，我想要一种亲身实践的方式来更多地参与FPGA，因为我一直很享受与ELEC 326在一起的时光。这个项目特别突出，因为我喜欢游戏《pong》，也对游戏中的AI (npc和对手)的运作方式感兴趣。
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多通道PMIC用作单输出大电流PMIC
当今的电子器件，尤其是高性能处理器和FPGA，对电力的需求不断攀升。在此背景下，电源管理解决方案必须不断进化，以提供更高的电流并确保设计灵活性。本文探讨了如何将多通道电源管理集成电路(PMIC)用作单通道大电流电源。并联多个稳压输出可以提升总电流能力，同时保持严格的电压调节和热平衡。这种技术不仅简化了电源架构，而且增强了设计复用，减少了电路板空间，并改善了数字信号处理器、处理器、FPGA和微控制器等复杂电子器件中的热分布。
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FPGA实现AES加密算法：状态机控制与密钥扩展实操指南
在数据安全需求日益增长的今天，AES（高级加密标准）作为对称加密算法的代表，凭借其高安全性与高效性，在FPGA硬件加速领域占据核心地位。本文聚焦AES-256在FPGA上的实现，从状态机控制与密钥扩展两大核心模块出发，结合Verilog代码与工程实践，提供一套可落地的实操方案。
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DDR4控制器设计：FPGA时序约束与带宽优化方法论
在高速数据存储与处理场景中，DDR4控制器作为FPGA与内存之间的桥梁，其时序约束精度与带宽利用率直接影响系统性能。本文从时序约束核心参数、PCB布局优化、AXI协议调优三个维度，结合工程实践案例，系统阐述DDR4控制器设计方法论。
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FPGA中并行排序算法设计：BRAM分配与流水线控制技巧
在实时数据处理场景中，FPGA凭借其并行计算能力和硬件可重构特性，已成为实现高性能排序算法的核心载体。以金融高频交易系统为例，其要求在微秒级延迟内完成百万级数据排序，传统CPU架构难以满足需求，而FPGA通过并行排序算法与流水线控制的深度融合，可实现纳秒级响应。本文将结合BRAM资源分配策略与流水线控制技术，探讨FPGA并行排序算法的优化实现。
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基于Basys3的数字测距仪：采用传感器和FPGA逻辑，提供快速，准确，实时的距离测量
你有没有想过，停车传感器、障碍物探测机器人，甚至是自动水龙头等日常设备是如何如此准确地测量距离的?我想探索同样的想法，但使用FPGA来实现，其中一切都发生在硬件逻辑层面，而不是依赖于微控制器。这个项目就是这样开始的。
