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DSP vs FPGA vs MCU：中等算力场景的选型决策树
当一个嵌入式项目进入方案设计阶段，工程师面临的第一个关键决策往往是：“该选什么芯片?” DSP、FPGA、MCU三者之间的边界在数据手册上看似清晰，但当面对中等算力场景——算力要求介于简单控制和超高性能计算之间的“灰色地带”——选型变得棘手。选错了，轻则项目延期、成本失控，重则整个方案需要推倒重来。
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免费送!米尔邀您共聚2026AEC FPGA技术峰会
作为领先的嵌入式处理器模组厂商，米尔将携安路FPGA核心板和开发板亮相。我们诚邀您共聚西子湖畔，一同探索FPGA技术在边缘计算、工业控制与AI加速等领域的最新技术突破与落地实践。
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FPGA并行CRC32算法优化：从串行到全并行的性能飞跃
在高速通信协议（如PCIe、10G Ethernet）中，传统的串行CRC计算是吞吐量瓶颈。并行CRC32通过将串行移位寄存器算法转换为组合逻辑，实现每个时钟周期输出CRC结果，是突破Gbps级带宽的关键。本文将详解从LFSR到全并行计算的优化路径。
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FPGA实现DDR4控制器：关键时序参数配置与调试方法
在FPGA高速数据采集或视频处理系统中，DDR4 SDRAM是扩展存储带宽的核心。然而，直接手写DDR4控制器状态机不仅复杂且极易出错。工程实践中，利用FPGA厂商提供的IP核（如Xilinx MIG或Intel EMIF）是唯一可靠的选择。本文将聚焦IP核配置中极易踩坑的时序参数与校准调试，帮你快速打通DDR4接口。
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利用现场可编程门阵列(FPGA)实现以太网交换机(ESC)串行数据的光纤通道串行协议(FCSP）
BLHeli_S — 这是较早且广泛使用的固件版本。它适用于赛灵思公司的 EFM8 8051 类型的微控制器。支持脉冲宽度调制(PWM)、单脉冲(OneShot)和双脉冲(DShot)输入协议。虽然不再进行积极开发，但仍能在数百万块电路板上找到使用。
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FPGA+DSP混合架构在三相电机FOC控制中的应用
在工业伺服与电动汽车驱动领域，三相永磁同步电机（PMSM）的高性能控制离不开磁场定向控制（FOC）。随着对转速精度与动态响应要求的提升，传统的单核MCU方案已显疲态。FPGA（现场可编程门阵列）与DSP（数字信号处理器）的异构混合架构，凭借其“软硬结合”的优势，正成为解决复杂电机控制难题的主流方案。
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RISC-V软核在FPGA上的Boot流程与UART驱动开发
在FPGA上构建RISC-V SoC时，从复位向量到串口打印“Hello World”的启动流程，是验证软核能否“自主呼吸”的关键。本文将基于常见的PicoRV32或VexRiscv软核，详解从硬件复位到软件驱动的完整链路，助你打通FPGA软核开发的“最后一公里”。
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FPGA数字下变频（DDC）设计：CORDIC与NCO的配合实现
在软件无线电（SDR）和雷达接收机中，数字下变频（DDC）是连接高速ADC与基带处理的关键桥梁。其核心任务是将高频宽带信号搬移到基带，并降低数据率。本文将详解如何利用NCO（数控振荡器）生成正交载波，并结合CORDIC（坐标旋转数字计算机）算法，在FPGA中实现高效、高精度的数字混频。
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FPGA中AXI4-Stream协议数据对齐与TKEEP信号处理
在FPGA高速数据流设计中，AXI4-Stream（AXIS）是连接DMA、DSP和视频IP的“血管”。但很多工程师只关注TDATA和TLAST，却忽略了TKEEP信号，导致在非对齐数据传输时出现数据错位、CRC校验失败等隐蔽Bug。本文将详解TKEEP在数据对齐中的实战用法，帮你避开“最后一拍”的坑。
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Vivado HLS将C算法加速为FPGA IP核的流水线优化技巧
在FPGA开发中，Vivado HLS（High-Level Synthesis）是将C/C++算法转化为硬件IP核的利器。然而，未经优化的C代码综合后往往性能低下。流水线（Pipelining）是打破顺序执行瓶颈、将吞吐量提升数倍的核心手段。本文将详解三种流水线实战技巧，帮你从“软件思维”转向“硬件思维”。
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基于FPGA的PCIe Gen3 x4 Endpoint接口实现教程
在异构计算与高速数据采集领域，PCIe Gen3 x4 提供了接近 4GB/s 的理论带宽，是连接 FPGA 与 CPU 的“高速公路”。对于大多数开发者而言，XDMA（DMA/Bridge Subsystem for PCIe）是实现这一接口最高效的路径。本文将基于 Xilinx/AMD UltraScale 平台，手把手搭建一个稳定的 Endpoint 数据通道。
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FPGA时钟域交叉（CDC）的4种解决方案对比与选型
在FPGA开发中，时钟域交叉（CDC）是导致亚稳态和数据错乱的“头号杀手”。当信号从clk_a跨越到异步的clk_b时，若处理不当，轻则数据跳变，重则系统死锁。本文将对比4种最核心的CDC方案，帮你从“能用”进阶到“可靠”。
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工业总线协议：EtherCAT从站协议栈在FPGA+MCU架构下的实现与同步分发（Synch）机制
在工业伺服驱动与多轴运动控制系统中，EtherCAT凭借其纳秒级同步精度成为主流。为了兼顾协议处理效率与复杂控制算法的实时性，“FPGA（ESC）+ MCU（应用）”的双核架构已成为高性能从站设计的标准范式。本文将深入探讨该架构下协议栈的分工逻辑，以及实现高精度同步（Synch）的关键硬件机制。
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如何使用“收发器向导”和“IBERT”来设置用于光 10G 链路的 GTH 收发器，并评估链路质量
在本教程中，我将展示如何创建并使用适用于 Zynq Ultrascale+ XCZU4EV 中 GTH 传输器的示例项目。
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如何在 AUP-ZU3 Zynq UltraScale+ 上定制 LED 闪烁功能
另一个重要的学习要点是理解 Zynq 设备的系统级行为。由于该设计依赖于处理系统来提供时钟，因此必须对处理系统进行初始化，以便可编程逻辑能够正常运行。
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5.13深圳，米尔邀您参加安路科技AEC FPGA技术沙龙
为回馈广大开发者长期以来的支持，米尔电子将在本次展会现场举办福利活动，限时免费赠送15套MYD-YM90G开发板。诚邀各位行业伙伴与技术爱好者前往展台了解详情并参与领取。
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FPGA原厂工具利用：如何利用Xilinx UltraScale+的Smart Exploration功能优化布局布线
在FPGA设计流程中，布局布线阶段往往是决定设计成败的关键环节。特别是对于Xilinx UltraScale+这类高端器件，资源密度高、时钟网络复杂、时序要求严格，传统的实现策略往往难以满足高性能需求。Vivado Design Suite中的Smart Exploration功能，正是为解决这一难题而生的智能优化工具。
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异构计算加速：利用FPGA的DPU核进行AI目标检测的模型量化与部署流程
在边缘计算和实时视频分析领域，基于FPGA的异构计算平台凭借其高能效、低延迟特性，正成为AI目标检测应用的主流选择。Xilinx/AMD的DPU（深度学习处理单元）作为专用AI加速引擎，配合Vitis AI工具链，为从算法到硬件的全链路部署提供了高效路径。本文将深入解析从浮点模型到量化定点模型的关键转换，并详述在UltraScale+ FPGA上的完整部署流程。
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FPGA启动配置：QSPI Flash的双/四通道模式配置与加密比特流的烧录操作
在FPGA产品化部署中，启动配置的可靠性与安全性是核心考量。随着FPGA容量和设计复杂度提升，传统单线SPI模式的加载速度成为系统启动的性能瓶颈，而比特流的安全防护更是保护知识产权（IP）的关键。本文将深入解析Xilinx/AMD UltraScale+平台上QSPI Flash多通道模式的配置方法，并提供完整的AES-GCM加密比特流烧录实战流程。
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时序约束（Constraints）精讲：从SDC文件入手，解决FPGA设计中建立时间（Setup）违例的5种方法
在FPGA设计的时序收敛阶段，建立时间违例是最常见也最棘手的问题之一。当数据到达时间晚于时钟有效边沿的捕获时间，就会发生建立时间违例，直接影响电路的最高工作频率。本文将从SDC（Synopsys Design Constraints）文件的基础配置出发，深入剖析五种实战中最高效的解决方案，帮助工程师从根源上攻克时序难关。
