从RTL到GDSII：数字IC后端EDA工具链横向对比

把一颗数字ASIC从RTL描述变成 Foundry 可流片的GDSII，需经历综合、扫描链拼接、Floorplan、Place & Route（P&R）、时钟树综合（CTS）、填充与物理验证——这一整套流程即数字后端（Backend）工具链。本文横向对比当前主流的商业工具链与新兴开源工具链，帮你在选型时看清差异与适用场景。

一、标准数字后端流程回顾（工具无关）

阶段 关键任务 输入 → 输出

逻辑综合 RTL → 门级网表 + 约束 .v(RTL) + .sdc → netlist.v

DFT插入 扫描链 / MBIST 综合网表 → 带Scan网表

Floorplan Die尺寸、电源环、硬核布局 网表 → DEF(初)

Placement 标准单元放置 + 优化 DEF → placed DEF

CTS 时钟缓冲树构建 placed DEF → CTS DEF

Routing 金属连线 + 修复DRC CTS DEF → routed DEF

Fill / DRC / LVS Metal Fill、物理验证 routed DEF → GDSII

二、主流商业工具链（Synopsys / Cadence / Siemens）

1. Synopsys 经典链：DC + ICC2 + PT

• 综合：Design Compiler (DC) / DC Ultra（含Topographical模式）

- DFT：TestMAX / DFT Compiler

• P&R：IC Compiler II (ICC2) — 基于NDM数据库，支持MCMM、Color-aware Routing

- STA签核：PrimeTime (PT) + PrimeTime SI（信号完整性）

• 物理验证：通常外调 Mentor Calibre 或 Synopsys ICV

- 优势：业界定制流程最成熟、Foundry Kits 完整支持、Timing/Power/Area 优化强

• 劣势：License 费用极高，学习曲线陡

2. Cadence 链：Genus + Innovus + Tempus

- 综合：Genus Synthesis Solution（替代 RC Compiler）

• P&R：Innovus Implementation System（同类竞品对标 ICC2）

- STA：Tempus Timing Signoff

• 特点：Innovus GUI 友好、CCOpt（Concurrent Clock Opt）在 CTS 上口碑佳，适合大型 SoC

- 配套验证：Quantus QRC（寄生提取）、Voltus（功耗）

3. Siemens EDA（原Mentor）：Precision + Olympus + Calibre

- 综合：Precision RTL（较少用于深亚微米主流流片）

• P&R：Olympus SoC（部分 IDM / FPGA 原型用）

• 物理验证：Calibre 是 DRC/LVS/PEX 的行业黄金参考

- 定位：通常在混合信号项目中作补充，纯数字大 SoC 较少以 Olympus 为主 P&R

三、开源/低成本的替代：OpenROAD + Yosys + OpenSTA

环节 开源工具 说明

综合 Yosys 支持 Verilog RTL → 门级网表（需 Liberty .lib）

STA OpenSTA 精确建立/保持分析，支持 SDC

P&R OpenROAD (RePlAce + TritonRoute + etc.) Floorplan → Place → CTS → Route → GDSII

物理验证 Magic / KLayout DRC/LVS 对 SkyWater / GF180 等有开源 Rule Deck

工艺支持 SkyWater 130nm / GF180 / ASAP7 Foundry 公开 PDK；TSMC 等专有 PDK 暂不支持

• 优势：完全免费（BSD / GPL）、脚本透明可复现、适合学术 / MPW / 初创试产

• 局限：对 ≤28nm 商业 PDK 支持有限；大设计 PPA 略逊于 ICC2/Innovus；需自行搭 Flow

四、关键维度横向对比表

维度 Synopsys DC+ICC2+PT Cadence Genus+Innovus+Tempus OpenROAD+Yosys+OpenSTA

License成本 高 高 免费

工艺支持 全（TSMC/Samsung/UMC…） 全 开源 PDK（Sky130/GF180/ASAP7）

MCMM/低功耗(UPF) 完整 CPF/UPF 完整 UPF 基础 UPF（部分支持）

P&R质量(时序/面积) ★★★★★ ★★★★★ ★★★☆（中低密度可用）

第三方验证集成 Calibre/ICV Calibre/Pegasus Magic/KLayout

适合场景 商用 ASIC（≤3nm） 商用 SoC / Network Chip 学术、开源 Silicon、MPW、培训

五、选型建议与避坑

1. 商业流片项目：优先 Synopsys 或 Cadence 全套链——Foundry 签核 Sign-off 多用 PrimeTime + Calibre，工具兼容性好。

2. 开源 SoC / Caravel / 大学科研：OpenROAD + Yosys + OpenSTA 已多次成功 Tape-out（efabless Caravel 等），只要 PDK 是开放工艺。

3. 混合信号项目：数字部分可用 OpenROAD 或轻量 DC，模拟版图仍用 Virtuoso，最后在 Calibre 中做 Top-level LVS/DRC。

4. 常见坑：

  • 开源链中忘记设 create_clock，CTS 自动跳过 → 务必单独验 CTS 报告；

  - 商业链中 set_operating_conditions max/min 库反配 → Hold 报假 Pass；

  • LVS 不通过常因 Power/Ground Global Connect 未在 P&R 里声明。

六、结语

从 RTL 到 GDSII 的工具链，商业三巨头（Synopsys / Cadence / Siemens）仍是量产 ASIC 的标配，而 OpenROAD 开源链正在把数字后端门槛降到可接受范围，特别适合开源 Silicon 与教学。理解各阶段工具的职责边界与数据交接（网表 → DEF → GDSII + SDC + Lib），比死记命令更重要——这也是顺利打通后端流程的根本。