PCB差分布线的等长控制：操作步骤与精度边界

在USB3.0、PCIe、HDMI、LVDS等高速差分信号中，等长（Length Matching）是保证差分对两线间时延差（Skew）满足协议要求的关键步骤。但“等长”并非无限精确——制造公差、EDA算法与测试手段共同决定了实际可实现的匹配精度。本文结合Altium Designer / Allegro实操，说明正确操作流程与工程中应守住的精度边界。

一、先做阻抗，再做等长——合理顺序

差分对必须先满足阻抗连续（单线Z≈(Zdiff/2)±10%），其次才是等长：

1. 按叠层参数计算线宽(W)与间距(S)，设差分规则（通常Zdiff=100Ω或90Ω）

2. 布差分对（P/N尽量邻层、同层、少过孔）

3. 最后在接收端或中间插入蛇形线（Serpentine/Trombone）做等长补偿

⚠️ 先等长再调阻抗通常需返工——蛇形会改变局部耦合，微扰阻抗。

二、EDA中等长操作步骤（Altium示例）

2.1 设差分对规则

• PCB Rules → Routing → Differential Pairs

 • Matched Length Tolerance：如 ±5 mil（目标Skew）

 - Within Diff Pair Length Match：勾选

 • Length Formula：使用 Total Length（含过孔若开启）

2.2 手动等长（Interactive Length Tuning）

1. 选中差分走线 → Route → Interactive Length Tuning（快捷键 U→L）

2. 移动鼠标到较短网络上，按 Tab 设置：

  • Target Length = 较长网络总长（或手动输值）

  - Pattern = 45° 蛇形（减少串扰）

  • Amplitude（蛇形高度）≥ 3W（W=线宽），通常取 3~5×W

  • Gap（蛇形线间距）≥ W（推荐 2W 减小线间耦合）

3. 单击放置蛇形段，Enter确认

2.3 验证

• Reports → Measure Primitives 测两线总长

• 或 PCB Panel → Nets → 右键 Diff Pair → Show Length 查看差值

三、精度边界——你能做多准？

影响因素 典型值 说明

EDA格点/转角量化 ±0.1~0.5 mil 格点设太小影响布线流畅

光绘（Gerber）分辨率 ±0.2 mil 现代CAM通常够细

板材蚀刻偏差 ±0.5~1 mil（线长投影） 内外层不同

过孔时延差（若只算铜长） 未计入 ≈ 5~10 ps ≈ 0.6~1.2 mil等效） 高速SerDes需单独算

实际可量产保证 Skew ≤ ±5 mil（≈ 30~40 ps @ FR4） 再小成本高且收益递减

对PCIe Gen3（要求Skew < 0.125UI ≈ 12.5ps ≈ 1mil等效）通常按≤2mil匹配目标设计，接受制板实际 ±3~5mil。

四、蛇形线设计禁忌（常被忽略）

1. 蛇形间距太近：两根蛇形并行 < W 会增加差分对间串扰（Crosstalk ↑），推荐 ≥ 2W

2. 蛇形在连接器/过孔密集区：尽量在接收端净空区做等长，避免蛇形紧挨过孔

3. 过分追求0mil差：若协议允许Skew 5~10ps，别为省0.2mil反复推线——制板厂也做不到

五、多对差分组间等长（如 HDMI 3对 TMDS）

部分协议还要求组间等长（各差分对总长相近）：

• 先组内等长（P≈N）

• 再选最长对为基准，其它对补长到 ±50 mil 内（HDMI要求通常 ±150 mil）

- 在原理图或Net Class中设 Matched Length Group

六、常见错误速查

现象 原因 修正

等长后差分阻抗恶化（TDR见凹陷） 蛇形振幅太小致并行耦合增强 增大Amplitude ≥ 3W

DRC报DiffPair未等长但肉眼看等长 规则中 Matched Length Tolerance 太小或计算含过孔长差异大 确认规则用 Total Length；必要时放宽Tolerance到 ±5mil

组内等长OK但眼图不对称 P/N有过孔数不同（引入skew） 尽量对称打过孔；或在短网络补蛇形（含过孔时延估算）

制板回来Skew仍偏大 制板厂未按差分对控长（少见）或蚀刻不均 提供明确《差分等长公差要求》给板厂

七、结语

差分布线等长控制的操作顺序是先阻抗后等长、蛇形振幅≥3W、间距≥2W，在EDA中以Matched Length Tolerance驱动自动提示。工程设计目标应结合协议Skew上限定（如PCIe ≤1mil理想，≤5mil可量产），而非盲目追求0mil差——认清光绘与蚀刻带来的±0.5~1mil不可控误差，才能做出既合规又可制造的PCB。