陀螺仪时间戳与FIFO怎么对齐？

姿态融合出问题时，数值本身未必错，错的可能是这组数属于哪一个时刻。陀螺仪通过 FIFO 批量输出后，时间戳、读取延迟和中断抖动会直接决定数据还能不能与其他传感器对齐。

时间戳对齐的难点在于采样发生在芯片内部，读取发生在主控总线上。SPI 或 I2C 把数据取出来的时刻，并不等于角速度被采样的时刻；若固件直接用读取完成时间打戳，每一帧都会带上总线排队、中断响应和任务调度延迟。延迟若稳定，还可以整体补偿；延迟若随系统负载变化，就会变成姿态融合里的相位噪声。

FIFO 本来用于降低主控读取压力，但它也会把时间关系藏起来。缓存越深，单次读取越省事，数据平均年龄越大；水位中断设置太高，控制器拿到的角速度已经滞后；设置太低，又会增加中断频率和总线占用。对陀螺仪来说，FIFO 不是单纯的存储队列，而是一段必须计入控制预算的延迟链。

多传感器系统里，这个问题会被放大。加速度计、磁力计、视觉里程计和编码器各自有采样率、滤波延迟和传输延迟，若只按到达主控的顺序融合，算法等于把不同时间的状态硬拼在一起。高速旋转或急加速时，几十毫秒错位就足以让姿态解算出现虚假的倾角、偏航突跳或控制补偿滞后。

更稳妥的做法是建立统一时间基准。优先使用芯片提供的数据就绪时间戳或采样计数器，没有硬件时间戳时，也要在中断边沿尽快打主控时间，并按 FIFO 样本序号倒推每个采样点。批量读取后不能把所有样本标成同一时刻，而应根据输出数据率逐点展开。若检测到 FIFO 溢出或漏读，还要明确丢弃对应时间段，而不是让算法接收断裂数据。

接口读取方式也会影响对齐。I2C 在高总线负载下容易被其他设备拉长访问时间，SPI 虽快，但片选和 DMA 调度仍会引入批次延迟。若主控系统运行实时操作系统，任务优先级和中断屏蔽窗口也要纳入测量。工程上应记录从数据就绪到应用层收到样本的完整延迟分布，而不是只看平均读取耗时。

验证时可以让设备做已知频率的往复转动，同时记录外部参考角度和所有传感器时间戳。若相位误差随 CPU 负载、总线设备数量或 FIFO 水位改变，说明问题来自时序链路而不是传感器精度。把这些条件扫清后，延迟补偿才有稳定前提。

还有一种隐蔽风险是时钟漂移。芯片内部采样时钟和主控系统时钟如果长期不同步，短时间看只是固定延迟，几分钟后样本序号就会逐渐错位。需要用周期性同步点或时间戳回归估计时钟偏差，不能假设两个时钟天然一致，尤其不能在长时间记录里只校一次起点，否则后半段数据会悄悄滑出时间轴。若产品要做长日志，这项误差必须进入文件元数据，也应在回放工具里被显式修正。

因此，FIFO 省下的是读取次数，不是时间建模。只有把采样时刻、缓存年龄和主控时间统一起来，角速度数据才不会在融合时迟到。