基于 Cadence Allegro 的 BGA 扇出与 Escaping 规则详解

BGA 扇出是 Allego 里最有"工序感"的一段——0.8 mm pitch 以下还按 dog-bone 硬拉，内层通道直接堵死，后面 escaping 阶段布线器能把你气到砸鼠标。下面这套流程按"Rule 预锁 → Fanout 选型 → Escaping 通道 → 高速对追加处理"四步走，17.4/22.x 通用。

一、Rule 先锁：Constraint Manager 里把 BGA 类单独拎出来

别拿全局 Net 规则去扇 BGA，引脚密度差一个量级。在 Constraint Manager → Physical 里建一个 BGA_Fanout 物理规则集：

# Allegro 命令行也可直接挂（skill 环境）

axlSetPhysicalRule -name BGA_Fanout \

   -width 3.5 -via "VIA_8_4_2" -diff_pair_width 4 -diff_pair_gap 7

参数按 pitch 反推：

• 1.0 mm pitch → 线宽 3.5 mil，过孔 VIA_8_4_2（盘/孔/盘反侧），dog-bone 够用

• 0.8 mm pitch → 线宽 2.5–3 mil，过孔缩到 VIA_6_3_2，外层 dog-bone、内层开始挤

• ≤ 0.65 mm pitch → 必须 VIPPO（via-in-pad plated over）或 HDI 激光盲埋，外层走不了 dog-bone

Spacing 里把 BGA 区 Same Net Spacing 收紧到 3 mil、Line to Via 4 mil，免得 fanout 阶段线被规则卡住报 DRC。

二、Fanout 模式：按 pitch 选，别拍脑袋

Route → PCB Router → Automatic Fanout，Fanout Control 面板里四个模式对照：

pitch 模式 说明

≥ 1.0 mm Dog-bone Pad→Via 直线，外层走完进内层

0.8–1.0 mm Dog-bone + 局部 Via-in-pad SDRAM 地址脚这种高密度段 VIP，其余 dog-bone

0.65–0.8 mm VIPPO + HDI L1-L2 盲孔 盲孔打 L2，L3 起扇 escaping

≤ 0.5 mm Any-layer HDI 每层 laser via，逃到哪层算哪层

⚠ VIPPO 记得在 Manufacturing → VIPPO 里勾 Fill/Cap，Solder Mask 别盖住塞孔铜膏，不然回流焊会冒泡。

三、Escaping：BGA 内圈"逃"比"扇"难

Fanout 只是把球引出 pad，escaping 是把信号从 BGA 阵列里钻出来到板边/连接器。内层通道拥堵 90% 死在 escaping 没规划。

几个硬规矩：

1. 电源/地球先组群：BGA 中心区域留 4–6 个电源球 + 环绕 GND 球，走 Power/Gnd Plane 直接打阵列 via 连内层电源层，别跟信号抢 escaping 通道。

2. 高速对贴边走：PCIe、HDMI、DDR DQ/DQS 这类，fanout 完直接往 BGA 同侧边缘逃，别横穿阵列中心——横穿一次吃掉 2–3 根单端线的通道。

3. Diff pair escaping 保耦合：P/N 逃出 BGA 前 200 mil 内别解耦，层间换层用 GND via 伴行（P/N 各打一个信号 via，旁边 50 mil 内各跟一个 GND via），17.4 的 Constraint → Differential Pair → Via Return Path 可以自动检查。

4. 内层走奇数层优先：L3/L5 这种电源/地之间的信号层，escaping 段走带状线，比外层微带串扰小，尤其 DDR 地址组。

手动 fanout 搞不定批量时，用 Route → Escape Route，框选 BGA 区 → 选 Layer（一般 L1 fanout、L2/L3 escaping）→ Options 里勾 Route with via pattern = matrix，工具会自动按 pad 矩阵打 via 阵列，比手点快 5 倍，但电源球要先 lock 住，不然工具会把 VCC 当信号拉走。

四、高速对追加：BGA 扇出段的隐藏坑

• DDR DQ/DQS：fanout via 后 500 mil 内要等长，Allegro 的 Match Group 里把同 byte lane 的 DQ 和对应 DQS 绑一组，Tolerance DDR4 给 5 mil、DDR5 压到 2 mil。

• PCIe/SerDes：BGA 内侧 fanout 段尽量短（< 150 mil），via 别超过 2 个/对，AC 耦合电容位置在 fanout 后预留，P/N 对称放。

• 时钟类：BGA 扇出段别跨电源分割，单层拉到底再换层。

五、验场：三个 DRC 别跳过

1. Manufacturing → Hole to Hole：VIPPO 与相邻 via 间距，HDI 激光孔一般 ≥ 8 mil

2. Spacing → Same Net：BGA 区 fanout 线别自己贴自己

3. Physical → Min Neck：BGA 引脚颈缩进 pad 的 neck 宽度别低于 2.5 mil（0.8 mm pitch 下）

# 验 escaping 通道拥塞（skill 一键）

axlHighlightNet -net "DQ*"

axlReportRouteDensity -layer L3 -output bga_escape_density.rpt

密度 rpt 里 L3/L5 通道占用 > 85%，回头把电源球改平面连通、或者把低速信号挪外层腾通道。

Allegro 扇 BGA 的真谛：pitch 定模式（dog-bone / VIPPO / HDI）、规则按 BGA 类单独建、escaping 先让电源地退场、高速对保耦合和等长。这套顺序走完，0.8 mm pitch 的 FPGA（如 Zynq UltraScale+ 的 1156 球）常规能一轮 clean，不用在 Route 阶段跟 fanout DRC 反复拉锯。