从 15 pJ/bit 到 5 pJ/bit：CPO 共封装光学走到哪一步了

编译自 MDPI Micromachines 2024, 15(10), 1211《Progress in Research on Co-Packaged Optics》

数据中心的带宽需求每两到三年翻一倍，功耗同步上涨。传统做法是把光模块放在板边，电气连接线要横穿大半个板子。走线一长，寄生效应就明显，信号完整性出问题，模块本身体积大、互连密度低，多个通道加起来功耗也不小。

共封装光学（CPO，Co-Packaged Optics）换了个思路：用先进封装技术把光收发模块和 ASIC 控制芯片异质集成到同一个封装里，缩短芯片与模块之间的布线距离，最终把光引擎和电子交换芯片封装成单一微系统。

效果有多明显，Broadcom 给出的对比是：可插拔光模块功耗在 15 至 20 pJ/bit，CPO 系统可以降到 5 至 10 pJ/bit，降幅超过一半。仿真显示，在 all-to-all 通信模式下时间可以减少 40%。如果在交换机和服务器上应用 CPO，网络容量可提升 2 倍，交换机数量减少 64%。

原理上，CPO 绕开了 BGA 和 LGA 的引脚密度限制，用更短的导线驱动收发器，通道损耗和能耗都随之下降。

图 1 每比特能耗：可插拔光模块与 CPO 方案的对比　数据来源：MDPI Micromachines 2024, 15(10), 1211

两条技术路线

硅光集成。这是当前的主流路线。

· Intel 在 2020 年 OFC 上发布首款 CPO 原型，1.6 Tbit/s 硅光引擎配合 12.8 Tbit/s 可编程以太网交换，左右两侧用铜散热器加热管；2021 年与 Ayar Labs 合作，把 Stratix 10 FPGA 与 5 颗 TeraPHY 光 IO 芯片放在 16 层有机基板上，多芯片封装带宽 8 Tbps；2022 年光 I/O 链路测试到 5.12 Tbps；2024 年 ISSCC 上，传输速率 4×64 Gb/s，系统功耗仅 1.3 pJ/bit。Intel 还开发了可插拔光连接器，在封装前检查 PIC 以提升良率。

· Broadcom 在 2022 年 OFC 展示 25.6 Tbps Tomahawk 4 加光学方案；2023 年 StrataXGS 5 交换容量 51.2 Tbps、光引擎速率 800 Gbps，共封方案节省功耗超过 50%；OFC 2024 的 51.2T 交换系统包含 8 个 6.4T FR4 光引擎，每个引擎有 64 通道 PIC 与 EIC，驱动器和跨阻放大器采用 CMOS 工艺，单通道 100 Gbps，光引擎使用扇出型晶圆级封装。

· Ranovus 走量子点激光器加微环调制器路线。OFC 2021 的 Odin CPO 2.0（与 IBM、TE、Senko 合作）相比 CPO 1.0，功耗与成本降低 40%，靠的是去掉 retiming 和单 die 方案。

· Cisco 在 OFC 2023 展出 25.6T 交换原型，含 8 个 3.2T 硅光引擎，每个引擎集成 8 个 400G-FR4 硅光芯片，单通道 100 Gbps。

VCSEL 路线。超短距传输在成本和功耗上有明确优势，主要研究方是 IBM、HP、Fujitsu、Furukawa。

· IBM 与 Coherent 在 2022 年的 MOTION 项目中做出单芯片多波长紧凑光模块，芯片尺寸 1.64 mm × 4.64 mm，电芯片不做 retiming 以降低延迟，电芯片、VCSEL、探测器翻转贴合在玻璃基板上。最大速率下收发器功耗 4 pJ/bit（含两端电连接器），比先进 800G OSFP(FR4) 模块低 5 倍。

· HP 在 2020 年的方案是 4 通道 CPO，采用 5 波长 VCSEL（990 / 1015 / 1040 / 1065 / 1090 nm），3 dB 带宽大于 18 GHz，支持 56 Gbps PAM4 信号。

· Fujitsu 在 2022 年做出 16 通道 VCSEL 与探测器阵列，按弧线排布适配多芯光纤，相邻通道间距 40 μm；VCSEL 单模输出 1060 nm；驱动器和跨阻放大器放在中介层背面。

VCSEL 的问题在于封装多用 LGA 连接 PCB，驱动器和跨阻放大器必须尽量靠近 VCSEL 与探测器；56 GBaud 以上还没有稳定的大规模 VCSEL 阵列，多通道并行的研究也偏少。硅光因为不需要气密封装、与 CMOS 工艺兼容、调制与探测速度超过 56 GBaud，逐渐成为主流选择。

三种封装形态

2D 封装：PIC 与 EIC 并排放在基板或 PCB 上，用引线或基板布线互连。容易实现、灵活性高。

· 引线键合方面，台积电的 COUPE 技术把 EIC 与 PIC 放在同一基板上线绑，信号速率比 microbump 加 TSV 的方案高 70%。缺点是热应力会导致引线疲劳失效，弧高也不利于微型化。

· 倒装方面，Acacia 把 PIC、驱动器、跨阻放大器倒焊到 11 层 LTCC 陶瓷基板。陶瓷比 HTCC 便宜 10 倍，BGA 支持更高带宽，铜金走线的射频损耗低，背面贴盖利于散热。但线宽间距偏宽，难以扇出高密度引脚，陶瓷本身也比有机或硅材料贵。

· 扇出型晶圆级封装（FOWLP）把电芯片和光芯片嵌入 EMC 基板，用重分布层互连，免去键合。RDL 焊盘面积可以缩小到原来的十分之一，负载电容更小。工艺难点在晶圆重组偏移、EMC 与材料热膨胀系数不匹配导致翘曲、以及聚酰亚胺重布线开裂。

2.5D 封装：EIC 与 PIC 倒装在中介层上，再连到 PCB，密度高、功耗低。

· 硅中介层方面，Marvell 在 2023 年对比了三种方案：并排线绑约 50 GHz，TIA 倒装加 PIC 线绑约 70 GHz，而把 PIC 作为中介层通过 TSV 连 PCB 的 2.5D 方案最优。硅中介层的问题是成本高（刻蚀加薄晶圆），而且硅半导体衬底产生的涡流会影响信号完整性。

· 玻璃中介层方面，佐治亚理工在 2013 年做过 150 μm 厚玻璃载板方案，PIC、驱动器、跨阻放大器倒装，用有机透镜导光；Corning 在 2023 年做了 TGV、SiN 波导与绝热耦合器。难点在于 TGV 会损伤玻璃表面、孔径大导致填充成本高、玻璃与铜的粘附性差容易分层，散热性能也不好。

· EMIB 嵌入式多芯片互连桥方面，Intel 把薄硅桥嵌入有机基板，Stratix 10 加 5 颗 TeraPHY 放在 55 mm × 55 mm 基板上，互连间距小于 100 μm，带宽 8 Tbps。相比硅中介层没有 TSV 寄生效应，带宽提升 5 倍、功耗降低 5 倍、延迟降低 20 倍。难点是前期工艺追赶难度大，以及 FPGA 与 HBM 之间的热分布不均。

3D 封装：垂直互连，距离短、高频特性好、集成度高。

· 以 PIC 为中介层：台积电 2023 年路线图给出四种光引擎结构，包括单片集成、3D TSV、3D 微凸点加 TSV、以及 SoIC 加 TSV，其中 SoIC 的寄生最小。

· 以 EIC 为中介层：Broadcom 在 2022 年把 PIC 倒装在 EIC 上，25.6 Tbps Tomahawk 4 配 4 个 CPO 光引擎（每个 3.2 Tbps，合计 12.8 Tbps），功耗落在 5 至 10 pJ/bit（可插拔方案是 15 至 20），功耗与成本降低 40%。

· 有机基板方向：日本光电子协会在 2022 年把硅光芯片嵌入有机基板，用聚合物波导，通过 RDL 连接 LSI。有机基板热膨胀系数大、导热率低，容易翘曲。

图 2 CPO 的三种封装形态示意　依据 MDPI Micromachines 2024, 15(10), 1211 原文整理绘制

归纳起来，2D 封装容易实现但寄生限制了带宽；2.5D 与 3D 最有前景，其中 3D 的寄生更小，更适合高带宽场景，是当前的技术热点。

五个卡点

封装工艺。TSV、TGV、多层基板各有短板。TGV 会损伤玻璃表面、效率偏低、镀膜的成本和耗时都高于 TSV，粘附性差还会导致 RDL 异常。TSV 的填孔成本占整体的 26% 到 40%，薄晶圆还有良率风险。

散热。热致应力翘曲会影响光耦合精度，这是 CPO 特有的难题。CPO 标准组的仿真结果值得警惕：在 5 m/s 风速下，16 个 CPO 模块配 1 颗交换芯片，交换芯片温度可达 151.76 °C，几乎无法工作。Intel 的液冷方案把 540 W 交换 IC 与 56 W/CPO 组合起来，EIC 温度降低 35 °C，交换芯片降低 8 °C。

光源集成。硅是间接带隙材料，本身不发光。内置光源的失效率要求高，难以达到；外置光源是首选，但端到端效率低、保偏光纤贵、容易烧纤。CW-DFB 目前被视为最佳外置光源。已有报道的 O 波段 DFB 在 400 mA 下输出 173 mW，斜率效率 0.46 W/A，远场角小于 20°，300 mA 下边模抑制比大于 55 dB，线宽小于 600 kHz，相对强度噪声小于 −155 dB/Hz。另一款 SOA 集成 DFB 总长 2 mm、SOA 宽 7.2 μm，25 °C 下光功率超过 500 mW，45 °C 下 350 mW，功率转换效率超过 25%。

耦合结构。硅波导与光纤的模场不匹配。光栅耦合器做垂直耦合简单，但带宽受限、温度敏感、损耗大于 1 dB；边耦合用模斑转换器损耗小，却需要深刻蚀。已有团队做出可分离接口，用微透镜阵列加精确定位，多端口损耗小于 1 dB；还有方案利用光纤与边耦合端面形成的 FP 腔实现单调对齐，耦合损耗 3.52 dB，测量精度达到亚微米级。

标准化。应用场景多、架构多，统一标准困难，需要光模块厂商、交换芯片厂商、设备商和数据中心运营方共同协同。

小结

CPO 目前主要应用于数据中心以太网，后续会向 AI 和大数据领域扩展。封装形态上，2.5D 与 3D 最有前景，其中 3D 寄生更小、更利于高带宽。封装、散热、光源、耦合、标准化这五个方向的挑战，同时也是产业创新的机会窗口。