Zynq-7000系列时钟介绍

1时钟简介

PS 时钟子系统生成的所有时钟均来自三个可编程PLL 之一：CPU、DDR 和 I/O，这些 PLL 中的每一个都与 CPU、DDR 和外围子系统中的时钟关联。

2框图

时钟子系统的主要组件如图所示。

PS时钟系统框图

3时钟生成

在正常操作期间，PLL 被启用，由 PS_CLK 时钟引脚驱动；在旁路模式下，PS_CLK 引脚上的时钟信号为各种时钟发生器提供源，而不是锁相环。

当 PS_POR 复位信号无效时，PLL 旁路引导模式引脚被采样并在所有三个 PLL 的 PLL 旁路和 PLL 启用之间进行选择。

旁路模式运行系统的速度明显慢于正常模式，但对于低功耗应用和调试很有用，在启动过程之后和用户代码执行时，每个 PLL 的旁路模式和输出频率可以由软件单独控制。

时钟生成路径包括无干扰多路复用器和无干扰时钟门，以支持动态时钟控制。

三个可编程 PLL

所有三个 PLL 的单个外部参考时钟输入，如下：

• ARM PLL：推荐用于 CPU 和互连的时钟源

• DDR PLL：DDR DRAM 控制器和 AXI_HP 接口的推荐时钟
• I/O PLL：I/O 外设的推荐时钟

• 单独的 PLL 旁路控制和频率编程

• VCO 的共享带隙参考电压电路

时钟分支

• 六位可编程分频器

• 大多数时钟电路的动态切换

• PL 的四个时钟发生器

复位

时钟子系统是 PS 的组成部分，只有在整个系统复位时才会复位，发生这种情况时，所有控制时钟模块的寄存器都会返回到它们的复位值。

4系统视图

下图从系统角度显示了时钟网络和相关域

CPU 时钟的一个版本用于大多数内部时钟，图中未显示 DMAC 和 PL 之间的异步 DMA 外设请求接口。此外，PL AXI 通道（AXI_HP、AXI_ACP 和 AXI_GP）在 PS 和 PL 之间具有异步接口，发生时钟域交叉的同步位于 PS 内部。

因此，PL 为 PS 提供接口时钟，上述每个接口都可以使用 PL 中的唯一时钟。

5能源管理

时钟生成子系统有助于时钟禁用和影响功耗的频率控制，PLL 功耗与 PLL 输出频率直接相关，使用较低的 PLL 输出频率可以降低功耗，如果其中一两个，也可以降低功率不需要 PLL。

例如，如果所有时钟发生器都可以由 DDR PLL 驱动，则可以禁用 ARM 和 I/O PLL 以降低功耗，DDR PLL 是唯一的可以驱动所有时钟发生器的单元。

每个时钟在不使用时可以单独禁用，在某些情况下，个别子系统包含额外的时钟禁用和其他功耗降低功能。

中央互连时钟禁用

可以通过将TOPSW_CLK_CTRL [0]位设置为 1 来停止中央互连（CPU_2x 和 CPU_1x）的 CPU 时钟。设置该位后，时钟控制器等待 L2 缓存和 SCU 的 AXI 接口变为空闲和来自 PL 的 FPGAIDLEN 信号在关闭中央互连的时钟之前断言。

对于其他接口，系统软件必须确保接口处于空闲状态，然后才能禁用互连时钟，一旦 PS 检测到 L2 缓存或 SCU 上的流量，或者 FPGAIDLEN 被取消断言，时钟将重新启用