使用SystemVerilog断言检查异步行为[文章推荐]

大多数数字设计都天生具有某种异步行为。虽然 SystemVerilog 断言（SVA）语言提供了一些异步控制，如 disable iff，但编写准确描述异步行为的并发断言并不那么直接。

SVA 属性需要一个时钟事件，使它们本质上是同步的。当描述异步行为时，SystemVerilog 调度语义使得这一点难以检查，因为断言输入值是在触发器上升沿之前采样的。

这常常导致断言编写者使用时钟进行采样，可能无法在所有情况下保证匹配和最优检查。

这篇文章探讨了一些使用 SVA 描述异步行为的简单方法。描述了 SystemVerilog 调度语义以及它们对检查异步行为所造成的困难。

建议了更好的异步替代方案，并提供了实际示例。此外，本文还提供了其他异步行为的实际解决方案，如跨时钟域的异步通信或跨总线接口。