数据转换器串引LVDS接口改善板布线
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在输入信号转换数字数据之后,必须传输它们到DSP或ASIC/FPGA进行处理。流行的全差分输出信号传输是方便的。全差分的输出信号通过两条对称线给出和吸收电流。这种信号传输的一个例子是LVDS(低压差分信号)格式。ADC12QS065用LVDS来解决所有这些系统问题(图1)。
图1 ADC12QS065简化框图
图2 输出定时图
ADC12QS065在单片上包含4个12位ADC。每个ADC输入都接收全差分信号。输入共模电压来源于共模输出参考电压VCOM12和VCOM34,由ADC12QS065提供。ADC12QS065可选择全差分或单端时钟源。为了采用LVDS,时钟提供LVDS到CLKB,端接紧靠输入引脚。若希望单端CMOS时钟,则把CLKB接低态,而不需要端电阻器。
用差分环形振荡器串行化每个ADC的输出。输入时钟输入乘12,并转换到LVDS时钟输出,以使数据捕获。输入时钟率的LVDS FRAME信号也在输出产生来识别取样数。
输出定时为FPGA提供容易的数据捕获。当取样数据准备好时,发送输出FRAME信号。在LVDS CLOCK OUT转变之后,出现4个输出通道的每个通道的MSB。LVDS CLOCK OUT 信号从DATA OUT 偏移四分之一周期,以减轻时钟管理。在CLOCK OUT转换时捕获每个数据位。采用LVDS的另一个好处是可以用EIA/TIA568标准的双绞线发送这些信号。满足EIA/TIA568标准的双绞线具有100Ω 特性阻抗。紧靠在一起并承载相反电流的导体产生非常低的辐射。在高SNR要求的场合这是所希望的。
在传统单端并行CMOS输出12位ADC中,需要49条(4×12+1)线发送转换器,输出到数字处理器。若把输出位串行化,每个通道有单对差分线。也要说明输出时钟和帧信号线。
因为LVDS用来自电源的电流,靠来自LVDS端或其他的“操纵”(steering)电流,所以从电源恒定地吸收电流。这降低了呈现在电源线上的开关转换负载。此优点使电源线上的电源噪声比较低,从而减小去耦电容的尺寸并减轻布线要求。
串行LVDS允许更小的封装,而信号传输是非常有效的。然而在很多应用中,低功耗是非常重要的。每个通道节省每毫瓦功率,对于需要几个数据通道的系统有巨大意义。因此,除静态驱动器外,ADC12QS0D65具有3个分离电源。可以连接每个电源使其成为单电原ADC或保护分离。分离电源进一步隔离ADC内部电路每部分。分离电源的另一个优点是输出驱动器电压可以低到2.5V,以节省功耗。
ADC12QS065也具有自己内部参考供电的能力,允许外部驱动基准。这使多ADC可连组在一起,分别把所有的VRET和VREFN连接在一起。靠保证每个芯片匹配的增益和偏移,可减小系统定标要求。若系统允许差分信号传输,用低共模噪声电感是有益的,可以降低电源瞬变,在输出线上有低数字辐射。ADC12QS065从模拟输入、时钟输入到串行LVDS输出,提供全差分转换。它所具有的分离电源能力允许用于进一步模拟数字域分离,并提供较低的功耗。
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