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一种宽输入范围高精度频率计的设计

时间：2009-09-28 11:31:44

关键字：高精度频率计 BSP CPLD HZ

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[导读]数字频率计设计一般都是采用分立数字器件和集成模拟芯片来实现，其精度不太高，而且输入信号范围常常受到限制。一种采用可编程数字逻辑器件CPLD，将数字器件进行集成化，并配备高稳定度时钟，对输入模拟信号采用多路程控精密放大整形的技术，利用等精度测频法，实现了对频率的高精度测量。使得频率测量范围达到数十兆，精度超过1O-7，输入信号最小到10 mV。

0 引言
频率测量的方法通常是利用沿触发，对方波信号进行脉冲计量，因此它的精度比一般其他物理量的精度要高很多。除了测量频率时需要用到频率测量模块，许多测量型(如测压，测相等)系统都是通过转换电路将所需测量的量转化为频率，从而通过测频来提高精度的。所以，提高频率测量的精度是很有必要的。另外，传统的频率测量利用分立器件比较麻烦，精度又比较低，输入信号要求过高，很不利于高性能场合应用。
基于上述原因，在等精度测频法的基础上，这里给出一种基于CPLD的设计方案。同时配备多路程控精密放大来实现更宽范围内的信号测频。这种方案测频精度很高，对输入信号要求比较少，适合于很多需要测频的场合。

1 基于CPLD的数字逻辑器件实现
复杂可编程逻辑器件(Complex Programmable Logic DeVice，CPLD)是从PAL和GAL器件发展出来的，其规模大，结构复杂，属于大规模集成电路范围，是一种用户根据各自需要而自行构造逻辑功能的数字集成电路。
相对而言，用于测频的数字逻辑器件，如D触发器(74LS74)、与门(74LS04)、计数器(74LS393)等都是单片数字逻辑器件，不仅使用起来连接比较繁琐，而且不利于集成化，很难做到高速、高精度的频率测量。这么多数字器件构成一个系统，数字干扰将是一个很难处理的问题，这对模拟小信号的高精度测频将产生极大的影响。这里使用CPLD时，通过Verilog(硬件描述语言)对逻辑器件进行编程，可以很容易地在CPLD内部生成上述数字逻辑芯片，且性能更加优化。同时为CPLD配置高精度的40 MHz晶振(精度高达10-8)，对系统高精度测频非常有利。又利用CPLD的高速、低噪特性，在处理小幅度模拟信号时，也降低了难度，减少对外围器件的干扰。

2 多路程控精密放大整形
    测频时，输入信号，可以是三角波、正弦波或方波等周期性波形，频率范围为0．1 Hz～10 MHz，幅度在10 mV～5 V之间，处理这样的信号就要折衷考虑。
2．1 多路精密程控放大
    小信号的处理至关重要，它很容易受到外界噪声的影响，会影响到测频的精度。这里经过对高性能的运放选择，选取TI公司生产的OPA637，它是一款Difet型高速精密运放，具有高共模抑制比、极低噪声，处理小信号非常合适。电路处理也要非常注意，运放的电源要经过充分去耦才能获得稳定的效果，而数字电路必须与模拟电路分开走线，分开供电。在处理噪声干扰的地线时，需要用到磁珠隔离等技术，这样小信号放大才有保障。
    处理不同范围段的信号时，需要得到一个合适的信号处理范围，一路信号放大显然是不够的。需要考虑到采用多路程控放大，这里选择用模拟开关配合峰值检波器进行通道选择，现给出各通道放大倍数选择，如表1所示。

各通道信号放大时，除使用低噪高精度运放OPA637外，还配合使用视频放大器AD811，AD844等模拟芯片，均能发挥良好的效果。
2．2 分段整形设计
处理0．1 Hz～10 MHz的信号，得到稳定度比较高的方波信号，以便于下一级测频电路处理。方案中选择了双路比较器，两路比较器均接为滞回反馈型，利用反馈到参考端的信号构成正反馈，增强抗干扰能力。低频段选择LM311，主要将频率段在0．1 Hz～0．5 MHz的信号比较为方波，而高频段选择MAX913处理的频率段为0．5～10 MHz。其电路如图1所示。

3 等精度测频(相关计数测频)设计
    等精度测量法就是人为设定一段时间，由被测信号的上升沿来控制闸门的开启和关闭，测量精度与被测信号频率无关，因而可以保证在整个测量频段内的测量精度保持不变。
    图2所示为等精度测量原理时序图，等精度测频法同时使用两个计数器分别对待测信号频率fx和频标信号频率fm在设定的精确门内进行计数，精确门与预置门门限时间相同，fx的上升沿触发精确门。用两个计数器在精确门内对fx和fm分别计数，若两个计数器的计数值分别为M和N，则：
    待测信号的频率为：

fx=Mfm／N

必须指出，计数器M对待测脉冲计数，计数是由待测信号上升沿控制，计数值为整数，不存在计数误差。计数器N对频标信号计数，由于精确门的启闭时刻对频标信号来说是随机的，为非整数，故会存在±1的误差。另外，频标信号由晶振提供，而晶体振荡器有很高的稳定度，误差较小。
等精度测频在CPLD内部的逻辑框图实现如图3所示。

4 结语
本设计利用CPLD进行数字逻辑器件设计，并配合多路精密程控放大，实现了宽输入范围高精度频率测量，频率测量稳定度达10 -7，而且将输入信号的范围进行了有效地拓宽，使这种高精度频率计的应用领域更加广泛。同时，解决了传统分立数字器件测频时存在的问题。