PLL-VCO设计及制作
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在此说明以晶体振荡器做为基准振荡器，将其与VCO以及PLL电路组合成为信号产生器的情形也被称为频率合成器。
此一PLL-VCO电路的设计规格如表l所示。振荡频率范围为40M~60MHz内的10MHz宽。每一频率阶段(step)宽幅为10kHz。频率的稳定度目标与晶体振荡电路相近。
PLL-VCO的工作原理
| 表一 PLL-VCO的设计规格 | |
| 振荡频率 | 40M-60MHz中的10MHz宽幅 |
| 频率阶段 | 10KHz |
| 频率稳度 | 与晶体振荡器同等 |
| 振荡波形 | 正弦波 |
| 温度范围 | 0-50℃ |
| 电源电压 | 12~15V |
表1 PLL-VCO的设计规格
(根据使用目的与规格，决定振荡频率与频率阶段。频率稳定度高，且可以做阶段性变化。)
图3所示的为此将制作的PLL．VC0电路之方块图。假设VCO电路的振荡频率为53.29MHz工作原理。
(利用数字设定用SW设定BCD符码，做为频率的设定，将晶体与VCO电路做相位比较，以达频率稳定化。)
首先，利用晶体产生10.24MHz之振荡。再将此做1024分频，产生fr=10kHz的基准频率。
另外，将VCO电路之振荡频率fosc利用N分频电路做N分频成为fo也即是，fo=fosc/N。此一分频比N之值，是利用数字设定用SW，根据BCD (Binary Coded Decimal)符码而设定的。
接着，利用相位比较器做fr与fo的相位比较。如果frfo时，会发生误差检出脉波。此再利用回路滤波器积分成为直流电压，以此控制VC0振荡电路，使fr=fo。
在PLL电路成为锁栓(Locked)状态时，VCO的振荡频率应该为fosc=N x f0=N x fr
假设数字设定用SW所设定的数字为"5329"时，fosc成为fosc=5329×10kHz=53.29MHz
所以，只要改变数字设定用SW所设定的数字，便可以改变VCO的振荡频率。
因此，PLL电路为利用频率反馈控制，使fr=fo。而且由于fr是经由晶体振荡器的频率分频而得，所以，PLL的VCO所产生的频率稳定度可以与晶体振荡器比美。
PLL用IC MC145163P
此所使用的PLL用IC为Motorola公司的MC145l63P。图4所示的为MC145163P的特性与端子连接图，以及方块图。
此一IC内含有可以产生基准频率fr的晶体振荡电路与分频电路，将VCO信号分频用的N分频电路，以及将fo与fr做为此较用的相位比较电路。
此一IC为28个端子DIP型。电源电压为3~9V工作原理，工作原理频率为30MHz(电源电压5V)，如果电源电压成为9V时，工作原理频率可以延伸至80MHz。因此，对于设计规格为40M~60MHz而言，不会有问题。
图4MCl45163P的构成
(此为LSI，集积度高，与VCO电路配合，可以组成PLL电路。)
| MC145163P主要功能端口说明 | |||
| fin (1端子) | 频率合成器的可程式化计数器（/N计数器部）的输入，通常fin 可以从VCO取得，以AC结合连接至1端子。在标准CMOS逻辑位准之大振幅信号的场合，也可以采用直接结合。 | ||
| Vss (2端子) | 电路的接地 | VDD（3端子） | 正电源（+5V） |
| PDout (4端子) | 当伯VCO控制信号，由相位比较器的3状态输出。 频率fv > fr或fv相位前进；负脉波。 频率fv < fr或fv相位延迟；正脉波。 频率fv = fr与同相位；高阻抗状态。 | ||
| RA0 RA1（5端子，6端子） | 由这些输入，设定基准分频器（R计数器）的分频比。分频比可以从512，2048，4096中选择。 | ||
| ΦR，ΦV （7端子，8端子） | 利用这些相位比较器的输出，与通低频虑波器组合，成为VCO的控制信号。 频率fv > fr或相位前进的场合： ΦV 会发生L脉波，ΦR 会维持H。 频率fv < fr或fv相位延迟的场合： ΦV 维持H， ΦR产生L脉波。 频率fv = fr与同相位的场合： ΦV ，ΦR 都成为H。 | ||
| BCD输入 （9端子-24端子） | 这 些的输入数据，在N计数器的内容成为时，会被预先设定（preset）. 9端子为100位数的LSB，24端子为100位数的MSB，由于内藏有pull down电阻。因此，在输入开放时成为L位准。利用BCD数字设定SW的使用，可以任意设定3至9999为止的任意分频比。 | ||
| REFout (25端子) | 内部基准振荡器外部基准信号的缓冲输出。 | ||
| OSCout, OSCin(26端子，27端子) | 在这些端子上连接水晶振荡子时，便成为基准振荡器。使用适当值的电容连接OSCin与接地间，以及OSCout与接地间。OSCin也成为外部一产生基准信号的输入。这些信号通常在OSCin做AC结合。但是，在大振幅信号（CMOS逻辑位准）的组合，则使用DC结合。在外部基准Mode中，不必要与OSCout连接。 | ||
| LD（28端子） | PLL锁栓检知信号，在PLL回路成为锁栓时（fr与fv的频率与相位为相同时）成为H，不成为锁栓时则产生脉波。 | ||
图5所示的为实际的PLL-VCO电路的构成。
图5 PLL-VCO电路图
(VCO电路与缓冲放大器的工作原理电压为12V。为了提高MC145163P的工作原理频率，将电源电压提高至9V。)
VCO电路的设计
VCO电路为使用上章的备注栏所介绍的库拉普振荡电路。
将线圈与电容组合，使达到设计规格的40M~60MHz。
线圈为使用FCZ50-10S。此一线圈的标准电感量为0.68μH，但是，在此将铁芯做稍微调偏，使电感量减小。
所组合的可变电容二极管为使用1SVl6l。图6所示的为1SV161所加上的电压：电容量的VR-C特性。1SV16l为CATV调谐器的电子调谐用，其容量变化比为Cmin(VR=2V)/Cmax(VR=25V)=10.5。此所使用的可变电容的控制电压(逆向电压VR)为在1~8V的范围。
(为了能够做宽广范围的谐振频率设定，选择容量比较大的可变电容二极管。频率范围为数MHz时，可将串联的电容器由1000pF变更为100pF。)
PLL-VCO基板的制作舆调整
图7所示的为所制作的PLL-VCO印刷电路基板。图(a)为零件配置图，图(b)为印刷电路基板图样。将PLL用IC，VCO，缓冲放大器配置在一块印刷电路基板上。
从PLL用IC会产生数字电路的噪声，因此，应该将PLL部与VCO电路，缓冲放大器使用个别的基板作成；但是，在此为混合在一个基板上。
在此一基板上，使用接地铜箔将PLL用IC与其它高频电路分离，并且将电源也成为个别系统，以减少数字电路的影响。
VCO电路与缓冲放大电路的铜箔也使用稍粗的图样。
调整的步骤如下所述。
▲将PLL锁栓
PLL-VCO电路为受到反馈控制的状态，称之为锁栓(Lock)。首先，假设数字设定SW的显示为"5000"。此时，如果PLL被锁栓，则MC145163P的LD端子（28端子）会成为″H″输出，LED会发光。 PLL-VCO基板的制作舆调整
图7所示的为所制作的PLL-VCO印刷电路基板。图(a)为零件配置图，图(b)为印刷电路基板图样。将PLL用IC，VCO，缓冲放大器配置在一块印刷电路基板上。
从PLL用IC会产生数字电路的噪声，因此，应该将PLL部与VCO电路，缓冲放大器使用个别的基板作成；但是，在此为混合在一个基板上。
在此一基板上，使用接地铜箔将PLL用IC与其它高频电路分离，并且将电源也成为个别系统，以减少数字电路的影响。
VCO电路与缓冲放大电路的铜箔也使用稍粗的图样。
调整的步骤如下所述。
图7 PLL-VCO电路的印刷电路基板
(数字电路与类此电路(高频率)为混在一起，
但是，利用铜箔配置的设计，将两者分开。信号线为用接地铜箔包围隔离之。)
如果偏离锁栓状态时，LD端子会成为"L"脉波输出，因此，LED会稍微暗下来。在偏离锁栓状态下，可以稍微调整线圈T1，T2的铁芯，使成为锁栓状态。
接着，如图8所示，利用高频率测试棒检出输出端子的电压，然．后再调整T2的铁芯，使电压成为最大。此一高频率测试棒可以使用第8章所制作的。
▲振荡频率范围调整
此为振荡频率范围为45M~55MHz的调整例子。将数字设定用SW设定为"4500"，调整T1的铁芯，使可变电容二极管的电压Vr成为2V。
接着，将数字设定用SW设定为"5500"，确认Vr是否成为4~6V。
图9所示的为连接470Ω的负载，将T2的谐振点调整至52MHz，观察可变电容二极管的电压与频率变化的情形。VCO的振荡频率即使在38M~68MHz变化，也会使频率锁栓。
实际上，振荡频率的宽幅为在l0MHz以内使用，使T2在中心频率发生谐振。
PLL电路广被使用于AV产品上。而且由于PLL电路的LSI化，使电路制作很简单。此所使用的MCl45163P为较容易取得的PLL用IC之一。
图9 可变电容二极管的电压与频率，输出电压的关系
(输出电压的变化会受T2谐振特性的影响。将T2与10pF组合而变化之，谐振电路的Q值愈低，输出电压会愈成为平坦。)
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