MathWorks在 FPGA 和ASIC上实现自动化视觉系统设计

时间：2020-02-27 14:34:55

关键字： asic FPGA 自动化视觉

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[导读]Vision HDL Toolbox 自动生成经过 FPGA 验证的代码，适用于高达 8k 分辨率的帧尺寸和高帧率视频

中国北京 – 2020 年 2 月 27日– MathWorks今天宣布，随着 2019b 发行版的 MATLAB 和 Simulink 产品系列最近上市，Vision HDL Toolbox提供对在 FPGA 上处理高帧率 (HFR) 和高分辨率视频的原生多像素流处理支持。视频、图像处理和 FPGA 设计工程师在处理 240fps 或更高分辨率的 4k 或 8k 视频时可以加快权衡表现和实现的探索和仿真速度。

为帮助实时处理工业检测、医学成像以及情报、监控、和侦察 (ISR) 等应用中的高分辨率和 HFR 视频而设计 FPGA 的工程师面临挑战，力争达到吞吐量、资源利用率和功耗等目标。Vision HDL Toolbox 提供可以并行处理 4 或 8 像素的模块，底层硬件实现自动进行更新，以通过指定的并行性支持仿真和代码生成。这种能力可帮助硬件工程师与图像和视频处理工程师合作，在较高的抽象级别上探索和仿真视觉处理硬件表现。向此设计工作流程中添加 HDL Coder，工程师可以直接从他们已验证的高层次模型生成可合成、独立于目标的优化 VHDL 或 Verilog 代码。

“在 FPGA、ASIC 和 SoC 设备上实现视觉处理算法需要在吞吐量和资源利用率之间巧妙地权衡，4k、8k 和高帧率视频成倍地扩大这一挑战。”MathWorks 的首席产品营销经理 Jack Erickson 说，“探索解决方案空间和在较高的抽象级别上仿真，可帮助工程师在致力于寄存器传送级 (RTL) 之前更快速地在架构上收敛。Vision HDL Toolbox 及其原生的每时钟多像素 (multi-pixel-per-clock) 处理自动实现所有细节，使工程师能够专心开发满足其要求的硬件算法。”

Vision HDL Toolbox 为在 FPGA、ASIC 和 SoC 设备上进行视觉系统设计和实现提供了像素流处理算法。它提供一个设计架构，可支持各类接口类型、帧尺寸和帧率。该工具箱中的视频和图像处理算法对硬件实现进行建模，包括延迟、控制信号和行缓冲区。

该工具箱算法旨在生成 VHDL 和 Verilog(使用 HDL Coder)的可读取、可合成的代码。生成的 HDL 代码是经过 FPGA 验证的，适用于高达 8k 分辨率的帧尺寸和 HFR 视频。

Vision HDL Toolbox R2019b 现已在全球上市。

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