搞定138译码器(10)，基于74hc138译码器构建6-64线译码器、全加器

138译码器是常用译码器之一，138译码器中使用较多的型号为74hc138。对于这款138译码器，小编曾予以介绍。本文对于138译码器的讲解，将基于74hc138译码器，构建一个6-64线译码器，并利用74hc138译码器建造一个全加器。如果你对本文即将涉及的内容存在一定兴趣，不妨继续往下阅读哦。

一、74hc138构成6-64线译码器的方法介绍

74hc138大家应该都很熟悉，那么关于74hc138构成6-64线译码器的方法你知道吗?本文为你介绍的就是关于74hc138构成6-64线译码器方法。

74HC138译码器可接受3位二进制加权地址输入(A0, A1和A2)，并当使能时，提供8个互斥的低有效输出(Y0至Y7)。74HC138特有3个使能输入端：两个低有效(E1和E2)和一个高有效(E3)。除非E1和E2置低且E3置高，否则74HC138将保持所有输出为高。利用这种复合使能特性，仅需4片74HC138芯片和1个反相器，即可轻松实现并行扩展，组合成为一个1-32(5线到32线)译码器。任选一个低有效使能输入端作为数据输入，而把其余的使能输入端作为选通端，则74HC138亦可充当一个8输出多路分配器，未使用的使能输入端必须保持绑定在各自合适的高有效或低有效状态。

74hc138引脚排列图

74hc138真值表

利用使能端能方便地将两个3/8译码器组合成4/16译码器，如下图

依次类推就是：

测试结果

程序

本文中关于74hc138构成6-64线译码器方法，小编就先介绍到这了，不知你明白没有?接下来的部分，小编将介绍如何利用74hc138译码器构建一个全加器。

二、如何用74HC138译码器设计一个全加器

74HC138译码器设计一个全加器怎么做你知道吗?如果你不是特别了解，继续往下看哦。

74HC138是一款高速CMOS器件，74HC138引脚兼容低功耗肖特基TTL(LSTTL)系列。74HC138译码器可接受3位二进制加权地址输入(A0, A1和A2)，并当使能时，提供8个互斥的低有效输出(Y0至Y7)。

74HC138特有3个使能输入端：两个低有效(E1和E2)和一个高有效(E3)。除非E1和E2置低且E3置高，否则74HC138将保持所有输出为高。

74HC138是高速硅栅CMOS解码器，适合内存地址解码或数据路由应用。74HC138 作用原理于高性能的存贮译码或要求传输延迟时间短的数据传输系统,在高性能存贮器系统中,用这种译码器可以提高译码系统的效率。将快速赋能电路用于高速存贮器时,译码器的延迟时间和存贮器的赋能时间通常小于存贮器的典型存取时间,这就是说由肖特基钳位的系统译码器所引起的有效系统延迟可以忽略不计。HC138 按照三位二进制输入码和赋能输入条件,从8 个输出端中译出一个 低电平输出。两个低电平有效的赋能输入端和一个高电平有效的赋能输入端减少了扩展所需要的外接门或倒相器,扩展成24 线译码器不需外接门;扩展成32 线译码器,只需要接一个外接倒相器。在解调器应用中,赋能输入端可用作数据输入端。

74HC138真值表:

逻辑函数表达式:

全加器有3个输入信号，有两个输出信号，因此可选74HC138和两个与非门来实现。

讲A1连A2、B1连A1、C1连A0，则Si、Ci变为：

由此可画出所涉及的全家器电路

上图中所使用的74LS138和74HC138两者功能一样，74HC138采用高速CMOS工艺制作，自身功耗低，输出高低电平范围宽。74LS138采用早期的双极型工艺，驱动能力相对较大些。

关于74HC138设计全加器电路的介绍就到这里了，能力有限如有不足之处还望海涵。

以上便是此次小编带来的“138译码器”相关内容，通过本文，希望大家对如何利用74HC138译码器构建6-64线译码器具备一定的认知，并对如何基于74HC138译码器构建一个全加器有所了解。如果你喜欢本文，不妨持续关注我们网站哦，小编将于后期带来更多精彩内容。最后，十分感谢大家的阅读，have a nice day!