CEVA-XC架构第四代震撼出炉

第四代CEVA-XC的强大架构统一了标量和矢量运算处理，可实现两次8路VLIW和前所未有的14,000位数据级并行。它采用的先进深层流水线架构使得在7nm工艺节点下可实现1.8 GHz主频，并使用了独特的物理设计架构来实现完全可综合的设计流程，以及创新的多线程设计，允许处理器动态地配置为宽SIMD机或划分为较小的同时SIMD线程。第四代CEVA-XC架构还具有一个使用2048位内存带宽的新颖内存子系统，具有连贯一致的、紧耦合的内存，以支持高效的并发多线程和内存接入。

Linley Group高级分析师Mike Demler表示：“ 第四代CEVA-XC架构是CEVA致力以行业领先的力度进行DSP并行处理的创新。这款架构具有动态可重配置的多线程和高速设计，以及用于控制和运算处理的全面功能，为用于5G基础架构和端点的ASIC和ASSP器件的普及发展奠定了基础。”

第一个基于第四代CEVA-XC架构的处理器是多核CEVA-XC16，这是有史以来运行速度最快的DSP内核，瞄准各种形式的5G RAN体系结构的快速部署，包括开放式RAN(O-RAN)、基带单元(BBU)聚合以及Wi-Fi和5G企业接入点。CEVA-XC16还适用于与基站运作相关的海量信号处理和AI工作负载。

CEVA-XC16在设计时充分考虑了最新的3GPP规范，并且基于CEVA与领先的无线基础架构供应商合作开发其蜂窝基础架构ASIC的丰富经验。CEVA前代CEVA-XC4500和CEVA-XC12 DSP现在助力4G和5G蜂窝网络，并且一家领先的无线设备供应商已将新型CEVA-XC16用于其下一代5G ASIC设计。

CEVA-XC16提供高达每秒1600 GOPS的高并行度性能，可以重新配置为两个单独的并行线程，两者可以同时运行，共享具有高速一致性缓存的L1数据存储器，从而直接提升PHY控制处理的延迟和性能效率，而无需使用额外的CPU。相比在拥挤区域连接大量用户的单核/单线程架构，这些全新概念设计将每平方毫米的性能提高了50%。这对于定制5G基站芯片普遍采用的大型内核集群而言，可节省35%的芯片面积。