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[导读]往期ADC相关文章中,小编对管道ADC、并行ADC等知识有所介绍。为增进大家对ADC的认识,本文将对ADC时许不匹配、带宽不匹配和ADC伪差分输入加以阐述。

ADC,模数转换器,在实际应用中具有重要意义。往期ADC相关文章中,小编对管道ADC、并行ADC等知识有所介绍。为增进大家对ADC的认识,本文将对ADC时许不匹配、带宽不匹配和ADC伪差分输入加以阐述。如果你对ADC具有兴趣,不妨继续往下阅读哦。

一、时许不匹配和带宽不匹配

(一)时序不匹配

两个ADC之间的时序失配有两个组成部分:ADC模拟部分的群延迟和时钟偏斜。ADC中的模拟电路具有相关的组延迟,并且两个ADC之间的值可能不同。此外,时钟偏移在每个ADC的孔径不确定性分量,以及与该时钟的精度的分量相即是输入到每个转换器。下图显示了ADC中时序不匹配的机制和影响。类似于增益失配骨刺,所述时序不匹配正也是一个功能的输入频率和采样率,并以f s / 2±f IN出现。

为了最大程度地减少杂散,每个转换器模拟部分的群时延都需要使用良好的电路设计技术进行适当匹配。另外,时钟路径设计需要紧密匹配以最小化孔径不确定性差异。最后,必须精确控制时钟相位关系,以使两个输入时钟之间的距离尽可能接近180°。与其他不匹配一样,目标是尝试最小化导致时序不匹配的机制。

(二)带宽不匹配

在过去的这些不匹配的,带宽错配是可能的最困难,以理解和处理。如所示在下图,带宽失配具有增益和相位/频率分量。这使带宽失配更加困难,因为它包含来自其他两个失配参数的分量。然而,在带宽失配中,我们看到了在不同频率下的不同增益值。另外,带宽具有定时分量,该定时分量使不同频率的信号通过每个转换器具有不同的延迟。

最小化带宽失配的最佳方法是拥有良好的电路设计和布局实践,以最小化ADC之间的带宽失配。每个ADC匹配得越好,将进一步减少产生的杂散。正如所引起的增益和定时失配骨刺在输出频谱在f 小号 / 2±˚F IN中,带宽不匹配也导致正以相同的频率。

在讨论了导致ADC交织时出现问题的四种不同失配之后,它们之间出现了共同点。四个失配中的三个会在输出频谱中以f s / 2±f IN产生杂散。偏移失配正可以容易地识别,因为它独自居住 在 ˚F 小号 / 2 和 可以 被 补偿 相当容易。的增益,定时,和带宽不匹配所有产生一个正在˚F 小号 / 2±˚F IN中的输出 频谱,所以问题就变成了如何识别每个频谱的贡献。下图给出了一个快速 的视觉 引导 到 所述 过程 的 标识 的源 的 所述 杂散 从交织ADC的不同错配。

二、ADC伪差分输入

具有伪差分输入的ADC在有限范围内数字化差分模拟输入电压(IN + - IN-)。 IN +输入具有实际模拟输入信号,而IN-输入具有受限范围。

伪差分单极性ADC在0V范围内数字化差分模拟输入电压(IN + - IN-)到VFS。在此范围内,在IN +引脚上驱动的单端单极性输入信号相对于信号接地参考电平进行测量,由IN-引脚驱动。 IN +引脚允许从GND摆动到VFS,而IN-引脚限制在GND±100mV左右。

伪差分双极ADC将差分模拟数字化输入电压(IN + - IN-)在±VFS / 2的范围内。在此范围内,在IN +引脚上驱动的单端双极性输入信号相对于在IN-引脚上驱动的信号中间参考电平进行测量。允许IN +引脚从GND摆动到VFS,而IN-引脚限制在VFS / 2±100mV左右。

伪差分真双极ADC数字化差分模拟输入电压(IN + - IN-)在±VFS范围内。在此范围内,在IN +引脚上驱动的真双极性输入信号相对于信号接地参考电平进行测量,由IN-引脚驱动。允许IN +引脚摆幅高于或低于GND至±VFS,而IN-引脚限制在GND±100mV左右。

伪差分输入有助于分离信号来自ADC地的地,允许消除小的共模电压。它们还允许以ADC地为参考的单端输入信号。伪差分ADC非常适合需要直流共模电压抑制的应用,单端输入信号以及不需要差分驱动器复杂性的应用。伪差分输入简化了ADC驱动器的要求,降低了信号链的复杂性并降低了功耗。

以上便是此次小编带来的“ADC”相关内容,通过本文,希望大家对ADC时许不匹配、带宽不匹配和ADC伪差分输入具备一定的了解。如果你喜欢本文,不妨持续关注我们网站哦,小编将于后期带来更多精彩内容。最后,十分感谢大家的阅读,have a nice day!

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