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[导读]本期,我们将继续探索半导体制造过程中的两大关键步骤:刻蚀和薄膜沉积。


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在《揭秘半导体制造全流程(上篇)》中,我们给大家介绍了晶圆加工、氧化和光刻三大步骤。

本期,我们将继续探索半导体制造过程中的两大关键步骤:刻蚀和薄膜沉积

第四步:刻蚀

在晶圆上完成电路图的光刻后,就要用刻蚀工艺来去除任何多余的氧化膜只留下半导体电路图。要做到这一点需要利用液体、气体或等离子体来去除选定的多余部分。

刻蚀的方法主要分为两种,取决于所使用的物质:使用特定的化学溶液进行化学反应来去除氧化膜的湿法刻蚀,以及使用气体或等离子体的干法刻蚀。

湿法刻蚀

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使用化学溶液去除氧化膜的湿法刻蚀具有成本低、刻蚀速度快和生产率高的优势。然而,湿法刻蚀具有各向同性的特点,即其速度在任何方向上都是相同的。这会导致掩膜(或敏感膜)与刻蚀后的氧化膜不能完全对齐,因此很难处理非常精细的电路图。

干法刻蚀

干法刻蚀可分为三种不同类型。第一种为化学刻蚀,其使用的是刻蚀气体(主要是氟化氢)。和湿法刻蚀一样,这种方法也是各向同性的,这意味着它也不适合用于精细的刻蚀。

第二种方法是物理溅射,即用等离子体中的离子来撞击并去除多余的氧化作为一种各向异性的刻蚀方法,溅射刻蚀在水平和垂直方向的刻蚀速度是不同的,因此它的精细度也要超过化学刻蚀。但这种方法的缺点是刻蚀速度较慢,因为它完全依赖于离子碰撞引起的物理反应。

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最后的第三种方法就是反应离子刻蚀RIE)。RIE结合了前两种方法,即在利用等离子体进行电离物理刻蚀的同时,借助等离子体活化后产生的自由基进行化学刻蚀。除了刻蚀速度超过前两种方法以外,RIE可以利用离子各向异性的特性,实现高精细度图案的刻蚀。

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如今干法刻蚀已经被广泛使用,以提高精细半导体电路的良率。保持全晶圆刻蚀的均匀性并提高刻蚀速度至关重要,当今最先进的干法刻蚀设备正在以更高的性能,支持最为先进的逻辑和存储芯片的生产。

针对不同的刻蚀应用,泛林集团提供多个刻蚀产品系列,包括用于深硅刻蚀的DSiE™系列Syndion®系列、关键电介质刻蚀产品Flex®系列、用于导体刻蚀的Kiyo®系列、用于金属刻蚀的Versys® Metal系列。在行业领先的Kiyo和Flex工艺模块的基础上,泛林集团还于去年3月推出Sense.i®系列其高性能表现能够满足前述生产过程所需的精确性一致性要求适合各种关键和半关键性刻蚀应用

第五步:薄膜沉积

为了创建芯片内部的微型器件,我们需要不断地沉积一层层的薄膜并通过刻蚀去除掉其中多余的部分,另外还要添加一些材料将不同的器件分离开来。每个晶体管或存储单元就是通过上述过程一步步构建起来的。我们这里所说的“薄膜”是指厚度小于1微米(μm,百万分之一米)、无法通过普通机械加工方法制造出来的“膜”。将包含所需分子或原子单元的薄膜放到晶圆上的过程就是“沉积”。

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要形成多层的半导体结构,我们需要先制造器件叠层,即在晶圆表面交替堆叠多层薄金属(导电)膜和介电(绝缘)膜,之后再通过重复刻蚀工艺去除多余部分并形成三维结构。可用于沉积过程的技术包括化学气相沉积 (CVD)、原子层沉积(ALD)和物理气相沉积(PVD),采用这些技术的方法又可以分为干法和湿法沉积两种。

化学气相沉积

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在化学气相沉积中,前驱气体会在反应腔发生化学反应并生成附着在晶圆表面的薄膜以及被抽出腔室的副产物。

等离子体增强化学气相沉积则需要借助等离子体产生反应气体。这种方法降低了反应温度,因此非常适合对温度敏感的结构。使用等离子体还可以减少沉积次数,往往可以带来更高质量的薄膜。

原子层沉积

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原子层沉积通过每次只沉积几个原子层从而形成薄膜。该方法的关键在于循环按一定顺序进行的独立步骤并保持良好的控制。在晶圆表面涂覆前驱体是第一步,之后引入不同的气体与前驱体反应即可在晶圆表面形成所需的物质。

物理气相沉积

顾名思义,物理气相沉积是指通过物理手段形成薄膜。溅射就是一种物理气相沉积方法,其原理是通过氩等离子体的轰击让靶材的原子溅射出来并沉积在晶圆表面形成薄膜。

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在某些情况下,可以通过紫外线热处理(UVTP)等技术对沉积膜进行处理并改善其性能。

泛林集团的沉积设备均具备出色的精度、性能和灵活性,包括适用于钨金属化工艺的ALTUS®系列、具有后薄膜沉积处理能力的SOLA®系列、高密度等离子体化学气相沉SPEED®系列、采用先进ALD技术的Striker®系列以及VECTOR® PECVD系列等。

下一期,我们将为大家介绍半导体制造中的最后三个重要步骤——互连、测试和封装,敬请期待!


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