Mentor PCB | 专题研讨会-确保DDR4电气性能

会议时间

5月28日 

20:00-21:00

参加Mentor PCB线上研讨会并参与问卷，即可领取精美礼品哦~

Shift-Left集成验证方案系列研讨会上线！

当今，一个简单的设计缺陷有可能会导致一个复杂项目失败，给企业造成巨大的损失。而事实上，设计缺陷可能在原理图输入、定义元器件属性或设计 PCB的任何阶段引入。

当我们仅仅依靠在设计后期对物理原型测试或通过复杂的仿真工具来进行设计验证时，原本可以更早捕获的简单设计缺陷，可能需要长达数周的努力才能识别和修复。大多数公司都接受这是产品复杂性增加的必然结果，但不一定是这样。

在“Shift-Left集成验证方案系列”研讨会中，我们将为您提供与更多工程团队一起学习分享的机会，共同探讨您所面对的设计问题！

5月28日研讨会

DDR 接口的正常工作，要求满足不同信号组之间的信号完整性和时序要求。为了减少改版次数，在PCB制造之前，通过验证从而确保设计满足所有要求。传统上，设计师依靠信号完整性专家来进行仿真验证工作，完全芯片厂商提供的PCB设计指导，不进行任何仿真验证工作，希望能够通过物理原型测试发现设计缺陷。不断升高的速率，DDR接口的工作余量越来越小，简单的遵循物理设计规则已经不能满足设计要求。

本次网络研讨会讲讨论DDR设计中电气规则的特殊性，展示如何使HyperLynx快速进行布线后仿真验证，从而讲信号完整性专家从日常工作解脱出来，专注于更具有挑战性的系统验证工作。

本次研讨会，您将了解

• DDR接口的信号完整性和时序电气规则

• “遵循设计指导布线”为何不再完美

• 为什么JEDEC 规范只能提供验证所需的部分信息

• Controller/DRAM 配置对布线规则的影响

• HyperLynx 布线后验证助力设计优化

精彩干货，不容错过！

当今电子产品一个很重要的区分元素是其所用的存储器。服务器、计算机、智能手机、游戏机、GPS 以及几乎所有类似产品使用的都是现代处理器和 FPGA。这些设备需要高速、高带宽、双倍数据速率 (DDR)存储器才能运行。每一代 DDR SDRAM（双倍数据速率同步动态随机存取存储器）都会带来新的优势，例如速度和容量的提升以及功耗的下降。要满足速度提升，功耗降低的要求，就要应对设计余量降低的挑战。

一直以来，芯片厂商未来方便客户，提供了大量详尽的设计指导和参考来规范DDR接口设计。但是当我们面对DDR3，DDR4的应用时，越来越多的案例证明单纯依赖厂家布线规则并不能完全保证设计一次成功。究其原因，无外乎是由于工作频率升高，各种寄生参数对于设计余量的影响越来越大，不可忽视。于是乎，DDR接口的仿真验证工作，越来越被广大设计师重视起来。

然而，DDR接口的仿真/建模复杂度，却使得许多设计师望而却步。下图列出了DDR4接口仿真的考虑因素。本次研讨会将对下列因素原理和对于DDR接口信号完整性和时序的影响进行详细的介绍。

Mentor出品的HyperLynx DDRx Wizard以导航向导的方式，引导用户完成接口仿真配置，从而实现一次配置，全接口仿真验证，并将结果以HTML报告的形式呈现给用户，方便阅读，查找和分享。本次研讨会中，我们将针对设计实例，给大家演示HyperLynx在DDR4接口仿真中的应用。

针对DDR接口的PCB设计，Mentor不仅仅提供向导式仿真工具，还提供了基于HyperLynx DRC平台的设计规则检查工具，保证DDR布线能够符合设计规范要求。对于DDR4/DDR5设计中日益严重的电源完整性问题对于信号质量的影响，Mentor也提供了完整的电源完整分析工具和PowerAware仿真解决方案。

研讨会主题

确保 DDR4 电气性能符合预期的数据速率

时 间

5月28日 

20:00-21:00

讲 师

胡建伟

胡建伟先生在EDA行业从业已有20年，在高速PCB设计领域拥有丰富的经验和背景。1999年毕业于东南大学，并获得数字信号处理硕士学位。目前在负责PCB仿真分析产品技术支持，并且管理亚太区Mentor EDA分销部门应用工程师团队。

报名方式

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