大家写verilog的时候会把电路图先画出来吗？

时间：2021-11-05 13:46:14

关键字： verilog 电路图

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[导读]设计分2种，一种叫前向设计，另一种叫后向设计。后向设计就是我们只知道需求，知道要实现什么功能，但是暂时脑子里还没有具体的结构。多数时候都是后向设计。此时，先开始把module的input和output写好。然后从output的信号出发，反推它与inputs的关系，这个过程中也可...

设计分2种，一种叫前向设计，另一种叫后向设计。

后向设计就是我们只知道需求，知道要实现什么功能，但是暂时脑子里还没有具体的结构。多数时候都是后向设计。此时，先开始把module的input和output写好。然后从output的信号出发，反推它与inputs的关系，这个过程中也可能画图，但画的是时序图，电路图基本不画。

画时序图是为了让自己明确各重要信号之间的关系，防止本来应该同时输出的信号错拍，或者本来应该是有驱动关系的信号同时输出。写代码就像编乐谱，也是有节奏的，时序图就是五线谱。因为是从output反推inputs的关系，所以叫后向。

前向设计就是我们遇到比较困难的小电路，在网上能查到一些成熟的电路设计，都是电路图形式的。此时，我们只要把这个电路图翻译成verilog即可，从input开始，有一个与门我就写一个