大佬带你深入了解ADC，ADC数字输出探讨

ADC，中文名为模数转换器。ADC在设计时，ADC结构主要分类两种，并行结构和分段结构。但是，ADC结构并不是本文讨论内容。为增进大家对ADC的认识，本文将对ADC的数字输出予以介绍。如果你对ADC具有兴趣，不妨继续往下阅读哦。

使用数字接口时，无论何种数字输出，都有一些相同的规则和事项需要考虑。首先，为实现最佳端接，接收器(FPGA或ASIC)端最好使用真正的电阻终端。接收器端的反射可能会破坏系统的时序预算。使用CMOS和LVDS输出时，如果系统中有多个ADC，不要使用来自某个ADC的DCO(数据时钟输出)，否则可能导致时序错误以及接收器不适当地捕捉数据。在两个ADC之间需要保持精确时序的I/Q系统中，这点尤其要注意。即使两个ADC位于同一封装中，也需要针对各ADC使用适当的DCO输出，从而保持精确的时序关系。另一个需要注意的重要参数是数据格式。必须确保ADC和接收器采用同一数据格式(二进制补码或偏移二进制)。此外，数据转换速度也很重要。随着数据速率提高，接收器能够正确捕捉数据的距离减小，原因是互连和电缆带宽限制，以及由此引起的符码间干扰等问题。这些只是为什么必须将互连视作传输线路的其中几个原因。以这种方式处理互连并了解传输线路的特性很重要。当数据速率提高时，以这种方式了解互连变得更加重要。必须确保导线尺寸正确，并且信号层与返回层之间的间距适当。此外还必须选择具有稳定介电特性的电路板材料，使得走线特性在整个互连长度上的波动尽可能小。理想情况下，传输线路可以传播到无穷远处，但在实际应用中，这显然是不可能的。集肤效应、电介质损耗和辐射损耗等因素全都会影响传输线路参数，降低信号质量。因此，必须以正确的物理参数适当设计传输线路，并且确保发送器与接收器的阻抗匹配。这样做能够节省电能，并将最高质量的信号传输给接收器。

使用CMOS输出时，有多个方面需要考虑。首先考虑逻辑电平的典型开关速度(约1V/ns)、输出负载(每个门约10pF)和充电电流(每路输出约10mA)。应当采用尽可能小的容性负载，使充电电流最小。这可以利用尽可能短的走线仅驱动一个门来实现，最好没有任何过孔。此外还可以利用阻尼电阻来尽量降低充电电流。之所以必须将这些电流降至最小，是因为它们会迅速叠加。例如，一个四通道14位ADC的瞬态电流可能高达14 x 4 x 10 mA = 560 mA!串联阻尼电阻有助于抑制如此大的瞬态电流，降低输出瞬态效应产生的噪声，从而防止输出在ADC中造成额外的噪声和失真。

与CMOS相比，LVDS有几项优势很吸引人，包括：转换器采样速率更高而功耗更低、支持更高的数据速率、抗扰度更高以及驱动距离更长等。使用CMOS等单端信号时，印刷电路板上的噪声明显较多，这是因为CMOS输出切换感应的大量瞬态电流引起接地反弹。这种噪声更有可能耦合到ADC时钟和模拟输入中，导致SNR和SFDR性能下降。LVDS和CML采用差分信号，虽然并未完全消除CMOS中的接地反弹，但至少大大降低了这种效应。由于采用差分信号，系统本身就能抑制共模噪声，防止SNR和SFDR性能受损。LVDS和CML信号是平衡的，因此串扰被降至最小。由于信号的低压和差分性质，电磁干扰(EMI)同样降低。

提高可用带宽、改善动态范围、降低系统噪声的需求，导致转换器设计的采样速率和分辨率不断提高，因而必须使用速度更快、效率更高的数据接口。为此推出的JESD204标准利用CML技术实现其物理接口。该标准最初要求高达3.125Gbps的输出速率，这一数据速率超过了CMOS和LVDS的能力。最新版本JESD204B规定了输出数据速率高达12.5Gbps的几类转换器，CMOS和LVDS接口完全遥不可及。然而，使用差分信号虽然有这么多优势，但仍有几点必须注意。

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