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赛灵思 推出TD-SCDMA数字前端参考设计
时间：2007-06-17 23:54:00
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[导读]赛灵思公司（Xilinx, Inc.)宣布与Multiple Access Communications (MAC) Ltd公司合作推出基于Xilinx System Generator for DSP工具的TD-SCDMA数字前端（DFE）参考设计解决方案。
赛灵思公司（Xilinx, Inc.)宣布与Multiple Access Communications (MAC) Ltd公司合作推出基于Xilinx System Generator for DSP工具的TD-SCDMA数字前端（DFE）参考设计解决方案。新推出的参考设计解决方案可大大缩短TD-SCDMA DFE射频应用中复杂数字算法的开发时间。TD-SCDMA DFE参考设计解决方案包括参考设计实例、全速工作演示以及全面的IP库（包括针对数字上变频器（DUC）和数字下变频器（DDC）功能而优化的System Generator IP模块）。利用这一参考设计解决方案，用户可构建适用于多种基站配置的3GPP兼容DFE设计。
TD-SCDMA DFE参考设计解决方案一方面为开发人员减少了设计风险，同时也为数字射频应用提供了从概念到生产快速面市的途径。IP库中隐含的信号处理功能，可保证满足3GPP的标准，对IP库用户来说，这些功能的复杂性被隐藏起来，因此方便他们迅速上手。考虑到每小区单载波单天线到6载波8天线的多种天线和载波配置的复杂性，使用这一方法可使开发人员节约数月/人的算法开发时间和数年/人的硬件开发时间。
TD-SCDMA DFE参考设计解决方案基于可提供高成本效益DSP处理能力的赛灵思高性能VirtexTM -4 平台FPGA，该方案提供了比竞争解决方案更低的单信道成本（cost-per-channel）。此外，Virtex平台FPGA支持现场升级能力，从而使基站能够更容易适应不断演化的技术和标准。
TD-SCDMA DFE参考设计支持每天线多达6个载波，并提供灵活的中频输入或输出。数字上变频器（DUC）的性能亮点包括：EVM为1.6% RMS，相邻信道泄漏比(ACLR) >80dB，占用带宽>99.9%。数字下变频器（DDC）模块提供相邻信道选择性（ACS）> 75dB， 隔离（blocking）>80dB 以及信号路径延迟低至仅14.9微秒。
得到许可的客户即可通过访问赛灵思官方网站免费获得TD-SCDMA DFE参考设计。赛灵思ML402 开发板和XtremeDSP™ Virtex-4 (DO-DI-DSP-DK4)开发套件可以分开购买。
TD-SCDMA DFE参考设计解决方案一方面为开发人员减少了设计风险，同时也为数字射频应用提供了从概念到生产快速面市的途径。IP库中隐含的信号处理功能，可保证满足3GPP的标准，对IP库用户来说，这些功能的复杂性被隐藏起来，因此方便他们迅速上手。考虑到每小区单载波单天线到6载波8天线的多种天线和载波配置的复杂性，使用这一方法可使开发人员节约数月/人的算法开发时间和数年/人的硬件开发时间。
TD-SCDMA DFE参考设计解决方案基于可提供高成本效益DSP处理能力的赛灵思高性能VirtexTM -4 平台FPGA，该方案提供了比竞争解决方案更低的单信道成本（cost-per-channel）。此外，Virtex平台FPGA支持现场升级能力，从而使基站能够更容易适应不断演化的技术和标准。
TD-SCDMA DFE参考设计支持每天线多达6个载波，并提供灵活的中频输入或输出。数字上变频器（DUC）的性能亮点包括：EVM为1.6% RMS，相邻信道泄漏比(ACLR) >80dB，占用带宽>99.9%。数字下变频器（DDC）模块提供相邻信道选择性（ACS）> 75dB， 隔离（blocking）>80dB 以及信号路径延迟低至仅14.9微秒。
得到许可的客户即可通过访问赛灵思官方网站免费获得TD-SCDMA DFE参考设计。赛灵思ML402 开发板和XtremeDSP™ Virtex-4 (DO-DI-DSP-DK4)开发套件可以分开购买。
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