数字下变频的FPGA实现

2 数字下变频系统
    数字下变频器在软件无线电系统中完成的功能结构如图1所示，其中包括直接数字频率合成器DDS(direct digital synthesizer)、数字混频器、FIR滤波器、抽取等模块。原始模拟中频信号经A／D转换器带通采样后得到数字中频信号，输入DDC后先与DDS产生的两路正交本振信号相乘(数字混频)，将数字中频搬移到基带。混频后得到的数据率和采样率一致，后级FIR滤波器要达到该处理速率。硬件实现相当困难，因此首先通过抽取模块大大降低数据速率，然后使用高阶FIR低通滤波器对整个信道整形滤波。滤波输出的两路正基带信号交由下一级DSP器件进行处理。

2．1 混频器的FPGA实现
    数字混频器将原始采样信号与查找表生成的正、余弦波形分别相乘，最终得到两路互为正交的信号。由于输入信号的采样率较高，因此要求混频器的处理速度大于等于信号采样率。单通道的数字下变频系统需要两个数字混频器．也就是乘法器。XC2V1000器件内嵌64个18×18位硬件乘法器，其最高工作频率为500 MHz，因此采用硬件乘法器完全能够满足混频器的设计要求。使用Xilinx公司的Multiplier IP核可以轻松实现硬件乘法器的配置。该设计中采用两路14位的输入信号，输出信号也为14位。图2为混频器的结构图。

2．2 DDS的FPGA实现
    采用ISE中的IPCORE实现DDS，由于原始信号为60±7 MHz带通信号，经过100 MHz MD转换器产生一个中频为40 MHz的信号，将DDS输出频率设为40 MHz，产生频率为40 MHz两路正交I／Q信号，并与原始信号混频后产生两路零中频正交信号，实现下变频。其中DDS参数设置动态范围 (SFDR)为80 dB；频率分辨率(Frequency Resolution)为0．4Hz；DDS输出频率(Frequency)为40 MHz。DDS的仿真结果如图3所示。

2．3 抽取模块的FPGA实现
    经混频后，到达抽取模块的是两路速率为100 MHz，位宽为14位的正交信号，为了更方便处理这两路正交信号，需降低信号速率。该设计中，按照4：1的比例抽取信号，抽取完成后，变为速率为25 MHz，位宽为14位的信号。
    抽取模块的实现是在ISE中采用VHDL语言编写。首先对时钟4分频，将系统时钟100 MHz经分频变成25 MHz．再利用该25 MHz时钟控制两个D触发器．将经混频后速率为100 MHz，位宽为14位的两路I，Q正交信号分别作为这两个D触发器的输入信号，即可完成4：l抽取。经抽取模块后，信号变为速率为25 MHz，位宽为14位的信号。图4为分频的仿真波形。

2．4 FIR滤波器的FPGA实现[!--empirenews.page--]
    FIR滤波器也是由ISEIPCORE实现，因为经DDS后的信号是带宽为14 MHz的零中频信号，只考虑正频率范围，故PFIR的通带截止频率为7 MHz，在MATLAB中设计一个通带截止频率为7 MHz的FIR，将系数量化为14位二进制数值存入系数文件*．coe，将其导入FIR即可；FIR的阶数(系数长度)越高，性能越好，但考虑资源占用情况，FIR的阶数不宜过高，该设计采用35阶FIR。故FIR参数设置为：结果分辨率(Result Resolution)为16位；滤波器阶数(Fiher Length)为35；系数精度(Precision)为14位。图5为FIR滤波器的结构。

2．5 FPGA器件选型
    设计将对采样率为100 MHz的高速带通信号进行数字下变频处理，对系统的处理速度要求较高。由于Xilinx公司的FPGA处理速度较Ahera公司的更快，并且在系统稳定性和可操作性方面均优于Altera。考虑到数字下变频对系统的处理速度、可靠性、稳定性均有较高的要求．因此选用Xilinx公司的Virtex一2系列的XC2V1000器件。XCl2V1000器件内部包含1 280个CLB，每个CLB由4个Slice构成，共5 120个Slice，满足设计需求。

3 系统调试与结果分析
    Xilinx的FPGA的开发工具为ISE，目前版本已更新到lO．2。ISE是一个集成的开发环境，包括HDL编辑器、IP—CORE Cenerator System、约束编辑器、静态时序分析工具、功耗分析工具等十多种工具。这些工具可以帮助设计人员提高工作效率。ISE可以方便集成第三方工具，如仿真工具Mod一elsim、综合工具Synplify。此外Xmnx的工具Clfipseope可以在线观察FPGA内部信号波形，Plan Ahead工具可以通过简化综合与布局布线间的步骤，大大减少设计时间，与ISE结合使用时可以实现30％的性能提升。在ISE环境下采用VHDL语言实现DDC的各个模块。经过硬件调试，系统功能正常，将FPGA产生的各部分数据导入MARLAB中，得出的运算结果波形如图6所示。

    DDC模块原本不改变输入信号的位宽，输入为14位，100 MHz的单路信号，输出本应为两路位宽14位，速率100MHz的零中频正交信号。而实际输出为两路位宽30位，速率100 MHz的零中频正交信号，所以先要截取该两路30位信号，恢复至14位宽度，然后再抽取。经实验验证，在设计中，对两路(1／Q路)位宽为30位的信号进行13～26位截位，其效果最佳，信号质量性能都能得到保证。 

4 结语
    采用FPGA实现DDC，具有速度快，灵活性强等优点。该系统设计采用Xilinx的FPGA平台，其中有许多免费的IP核可供选用，在实现较好性能的同时，可有效减小开发的周期和难度，因此，该设计方案具有广泛的应用潜力。