基于高速数字电路设计方案的研究

本文章着重介绍了在高速数字电路中电阻元件、电容元件、电感元件、铁氧体元件的特性与应用，高速数字电路的PDN设计，高速数字电路的去耦电路设计，FPGA的PDN设计，高速数字电路的信号完整性，高速数字电路的EMI抑制，高速信令标准的规范要求、特性与应用等内容。

高速数字设计

高速数字电路设计跟低速数字电路设计不同的是：他强调组成电路的无源部件对电路的影响。这些无源器件包括导线、电路板和组成数字产品的集成电路。在低速设计中，这些部件单纯

的只是电路的一部分，根本不用多做考虑，可是在高速设计中，这些部件对电路的性能有着直接的影响。

高速电路设计研究的主要内容是以下几个方面：

1、无源电路单元是如何影响信号传输的(振铃和反射)。

2、信号间的相互影响(串扰)。

3、与周围环境间如何影响(电磁干扰)。

我们在下面的几个小节里面首先介绍一下频率、时间和距离相互之间的一些关系。

1.1 频率和时间

在低频电路里面，我们可以随便直接使用一个导线把两个电路连接起来，但是在高频电路中我们不能这样做，我们只能使用一个宽一些并且是平整的物体才可以把两个电路短接起来。这是因为在低频电路中没有什么影响的导线，到了高频电路中，就变成了一个电感。这是一个普遍的现象吗?难道真的是一个电路不能在可变化的频率范围内工作?电路的参数真是对频率敏感的吗?

是的。如果我们给一个电路画出以频率为底的对数曲线，没有一个电路参数能够在频率增加10倍或者20倍以后保持不变的。因此必须考虑每个电参数的有效频率范围。

我们先来研究一下在频率很低(周期很长)的电路中的电路特性，然后我们再来研究在高频时电路会有什么变化。

如果一个正弦波的频率是10-12 HZ，也就是说他完成一个周期需要30000年。这样的一个波形在TTL电平里每天的变化不会超过1微伏，这样的频率确实太低了，不过他还没有等于0。

这个时候我们用示波器来观察这个波形，实际上我们观察不到任何变化，因为它的周期太长了，要等到他变化完成一个周期，设备都已经风化了。

相反我们再来考虑一下如果频率是10+12 又会如何?这时候，参数变化太大了，本来在低频时候是0.01欧姆的电阻，当频率到了1GHZ 时，由于趋肤效应，变成了1欧姆，不但如此，还增加了一个50欧姆的感抗。

频率到底在多高的范围内会对高速电路设计造成影响?图1.1是一个随机数字脉冲与它的频谱

重要部分的关系图，回答了这个问题。

数字信号是一个触发器的输出，它的时钟频率是F_CLOCK ，每个时钟对应的数据输入是随机的。在这个例子中10-90%上升时间叫做 Tr，是时钟周期的1%。

这个信号的功率密度谱如图1.1，在时钟的整数倍时是非常小的值，并且从Fclock开始直到Fknee(拐弯频率)以斜率 -20dB/10倍频 下降，越过了拐弯频率以后频谱线下降的速度急剧增加，大大快于-20dB/10倍频。在拐弯频率位置，频谱幅值是正常下降速率点再往下降-6.8dB。对于任何电路，拐弯频率的值与电路信号沿的上升时间Tr(或下降时间)有关，与时钟频率无关：

Fknee=0.5/Tr 公式1.1

式子中：

Fknee：拐弯频率

Tr：脉冲上升时间

可见上升时间越短，拐弯频率越高，上升时间越长，拐弯频率越低。

数字信号的时域特性主要取决于Fknee以下的频谱特性。由此我们可以定性的推出数字电路的两个重要特性：

推论1、所有对低于或等于Fknee 的频率响应都是均匀的电路，能够不失真的传输相应的数字信号。

推论2、当频率高于Fknee时，对数字信号的处理会有一定的影响。