新思与台积电合作开发16奈米FinFET参考流程

新思科技(Synopsys)宣布，该公司为晶圆代工大厂台积电(TSMC) 16奈米 FinFET 参考流程提供完整的设计实作解决方案；双方共同开发的参考流程乃奠基于台积电的设计规则手册(Design Rule Manual，DRM) V0.5版及 SPICE 中的工具验证。
台积电与新思科技将继续合作，就设计工具进行16奈米FinFET V1.0版验证，合作内容包含元件模型模拟 (device modeling)和寄生元件参数撷取 (parasitic extraction)、布局绕线(place and route，P&R)、客制化设计、静态时序分析(static timing analysis，STA)、电路模拟、电源分析(rail analysis)，以及包含在新思Galaxy实作平台(Implementation Platform)的实体及电晶体验证技术。

SoC设计团队可使用通过矽晶验证(silicon-proven)的解决方案，执行以 FinFET 为主的设计，再加上参考流程，则台积电 16奈米制程的先期采用客户便可发挥 FinFET 技术，开发出更快速、更具功耗效率的设计。

台积电推出的完整实作解决方案，能让16奈米参考流程的先期采用客户，充分实现功耗、效能、面积及制造的技术优势。而新思科技Galaxy实作平台提供支援台积电16奈米参考流程的工具和方法论，包括：

˙IC Compiler──先进技术支援16奈米FinFET量化(quantized)规则、FinFET格线置放(grid)规则以及先进的优化方法论，包括PBA vs GBA时序关联及低电压分析，以达最佳效能、功耗及面积。

˙IC Validator──利用DRC及DPT的规则检查，检验FinFET参数，包括边界(fin boundary)规则以及延展式 dummy cell。

˙PrimeTime──先进的波形传播(waveform-propagation)延迟计算，提供FinFET制程所需的绝佳STA签核(signoff)正确性。

˙StarRC──首创使用FinFET「实际剖绘资讯(real profile)」，为正确的电晶体层级(transistor-level)分析，提供最准确的MEOL(middle-end-of-line)寄生元件参数撷取。