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东京大学等在厚度不到10μm的晶圆上形成FeRAM和逻辑电路
时间：2010-06-22 06:45:00
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[导读]东京大学在半导体制造技术国际会议“2010 Symposium on VLSITechnology”上宣布，该公司与富士通微电子（现富士通半导体）、大日本印刷、富士通研究所以及迪思科（Disco）共同在厚度降至10μm以下的半导体晶圆上形成
东京大学在半导体制造技术国际会议“2010 Symposium on VLSITechnology”上宣布，该公司与富士通微电子（现富士通半导体）、大日本印刷、富士通研究所以及迪思科（Disco）共同在厚度降至10μm以下的半导体晶圆上形成了强介电体存储器（FeRAM）和CMOS逻辑电路，并证实在薄型化前后元件特性没有发生大的变化（论文编号：10.1）。该研究的目的是利用在晶圆上层叠晶圆，即通过TSV（Through SiliconVia，硅贯通孔）进行三维连接的WoW（Wafer-on-Wafer）技术，安装层叠100层的超大容量存储器，将高度控制在2mm以内等。
东京大学等推进晶圆实现极薄化的主要目的是降低TSV的成本。原因是通过降低晶圆厚度，“可以缩短随着TSV形成而需要的蚀刻和镀层填充时间。从而降低形成TSV所需的工艺成本”（东京大学）。
此次在9μm厚的半导体晶圆上制成了FeRAM。在晶体管与金属之间形成了PZT电容器。晶圆的薄型化过程首先通过背面研磨（BackGrind）技术从背面开始削薄，然后通过CMP进行表面处理。据东京大学介绍，在薄型化前后，PZT电容器的滞后特性几乎没有发生变化。
东京大学等还在更加薄的7μm厚半导体晶圆上形成了CMOS逻辑电路。据悉，关于特性易受外部应力影响的pMOS晶体管，在检查导通电流和结漏电流时，未发现薄型化前后有明显的变化。晶圆实现薄型化时，在背面研磨之后，利用可更仔细进行研磨的UPG（UltraPoligrind）技术进行了表面处理。
选择UPG作为CMOS逻辑电路用晶圆表面处理方法的原因如下。虽然UPG可以比背面研磨更为仔细地进行研磨，不过与CMP和干抛光（DryPolish）相比，处理后的表面会变粗糙。也就是说，与CMP和干抛光相比，UPG的晶圆弯曲强度会变低。如果通过UPG进行表面处理的话，可在硅底板的背面以50μm左右的厚度形成非结晶层（缺陷层）。由于该非结晶层的存在，可以防止从研磨装置等进入到硅底板内的铜等金属到达晶体管通道附近。东京大学表示，“如果将铜等金属吸引到晶体管通道中的话，就会出现阈值电压发生改变等现象。我们希望避免出现该现象”。即使稍微牺牲一些弯曲强度，也要将晶体管特性放在优先位置。（记者：大石 基之）
东京大学等推进晶圆实现极薄化的主要目的是降低TSV的成本。原因是通过降低晶圆厚度，“可以缩短随着TSV形成而需要的蚀刻和镀层填充时间。从而降低形成TSV所需的工艺成本”（东京大学）。
此次在9μm厚的半导体晶圆上制成了FeRAM。在晶体管与金属之间形成了PZT电容器。晶圆的薄型化过程首先通过背面研磨（BackGrind）技术从背面开始削薄，然后通过CMP进行表面处理。据东京大学介绍，在薄型化前后，PZT电容器的滞后特性几乎没有发生变化。
东京大学等还在更加薄的7μm厚半导体晶圆上形成了CMOS逻辑电路。据悉，关于特性易受外部应力影响的pMOS晶体管，在检查导通电流和结漏电流时，未发现薄型化前后有明显的变化。晶圆实现薄型化时，在背面研磨之后，利用可更仔细进行研磨的UPG（UltraPoligrind）技术进行了表面处理。
选择UPG作为CMOS逻辑电路用晶圆表面处理方法的原因如下。虽然UPG可以比背面研磨更为仔细地进行研磨，不过与CMP和干抛光（DryPolish）相比，处理后的表面会变粗糙。也就是说，与CMP和干抛光相比，UPG的晶圆弯曲强度会变低。如果通过UPG进行表面处理的话，可在硅底板的背面以50μm左右的厚度形成非结晶层（缺陷层）。由于该非结晶层的存在，可以防止从研磨装置等进入到硅底板内的铜等金属到达晶体管通道附近。东京大学表示，“如果将铜等金属吸引到晶体管通道中的话，就会出现阈值电压发生改变等现象。我们希望避免出现该现象”。即使稍微牺牲一些弯曲强度，也要将晶体管特性放在优先位置。（记者：大石 基之）
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