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  • Altera与西藏大学共建FPGA实验室

    公司日前宣布,在今年九月成为首家外资公司与西藏大学共同成立一个实验室。西藏大学位于西藏拉萨,有超过12,000名学生,是一所享有盛名的学府,并且是西藏地区唯一被国家列入211项目名单之内的高等学府。该项目是培养中国的高级别的精英大学,目的是配合经济和社会的发展策略。这足以证明西藏大学在科学,技术和人力资源方面,已达到相当水平,符合中国政府设定的标准。 该联合实验室是世界上海拔最高的实验室,备有33套 Cyclone II s的DE2-70开发套件装备。这是Altera在中国的第84个联合实验室,并且是Altera大学计划成功的证明。Altera中国大学计划经理徐平波评论说:“Altera大学项目的影响力已覆盖到偏远中国地区,并获得全国大多数的大学认同,而教育和培训这方面一直是Altera在中国的首要任务。” 西藏大学副校长娄源冰教授评论说:“这是一个极大的贡献,在中国整体FPGA的应用上 。联合实验室使工程设计学生建立自己的专业知识,尤其在FPGA的结构和设计。联合实验室有助中国在日益竞争激烈的全球电子市场上,获得优越的成绩。在Altera大学计划的全力支持下,西藏大学电子类教学将继续努力,把最新的技术融入到学生的培养之中,这是提高电子类人才培养质量的根本。” 这个联合实验室的成立标志着Altera的成功,已延伸至具有经济和技术增长潜力的偏远中国地区,正配合中央政府在西部重点发展经济和资源投放的策略。对于履行社会责任,Altera大学计划扮演一个关键角色。我们相信通过与国内大学进行众多项目合作,将有助于中国提高半导体的设计能力和Altera扩大技术领先地位。

    时间:2019-01-17 关键词: 实验室 Altera 大学 嵌入式开发 西藏

  • 利用Altera增强型配置片实现FPGA动态配置

    1. 引言在当今复杂数字电路设计中,大多采用以"嵌入式微控制器+fpga"为核心的体系结构此体系结构中fpga配置效率和灵活性的差异影响了产品的开周期和产品升级的易施性。传统的fpga配置方案(例如调试阶段的专用下载电缆方式。成品阶段的专用配置片方式)在成本、效率、灵活性方面都存在着明显不足。针对这样的实际问题,基于嵌入式微控制器与fpga广泛共存于复杂数字系统的背景,借鉴软件无线电"一机多能"的思想,提出了一种对现有传统fpga配置方案硬件电路稍做调整并增加部分软件功能。即可实现fpga动态配置的方案。本文将在介绍altera公司stratix系列fpga配置模式、fpga配置流程、增强型配置片内部工作原理的基础上给出利用epci6实现fpga动态配置的方案。并给出软硬件接口电路。2 fpga配置方式可编程器件的配置方式分为主动配置和被动配置两类。主动配置由可编程器件引导配置过程,被动配置则由外部处理器控制配置过程。 根据配置数据线数,器件配置可分为并行配置和串行配置两类。串行配置以bit(比特)为单位将配置数据载人可编程器件:而并行配置一般以byte(字节)为单位向可编程器件载入配置数据。被动配置根据配置数据与时钟的关系可分为同步和异步两种方式。表1列举了altera公司常用fpga(stratix、cyclone、apexⅱ、apex20k、mercury、ace xk、flexlok和flex6000)的配置方式。 3 fpga配置流程fpga的配置数据存储在内部sram单元中。由于sram掉电后配置数据会丢失,因此每次上电时必须重新将配置数据写入sram中。这个过程称为fpga的配置。fpga配置过程如图1所示。表2为stratix配置引脚定义。 (1) 上电 上电过程中fpga内部状态机被复位,nsta-tus和conf_done引脚由fpga置为低电平,所有i/o引脚为三态且fpga内部配置寄存器被清空。(2) 复位当nconfig或nstatus引脚为低电平时,fpga进入复位状态。在此状态下,fpga采样msel引脚的电平值,以确定采用的配置方式。同时nstatus和conf_done引脚被拉低,所有i/o引脚三态并且fpga内部配置寄存器被清空。 (3) 配置当nconfig为高电平,nstatus被fpga释放并由外部上拉电阻拉为高电平后进入配置状态。此状态下配置数据在dclk时钟的上升沿载入fp-ga。若正确接收所有配置数据(crc校验无误)。fpga释放conf_done引脚且当其被外部上拉电阻拉高后进入初始化状态。(4) 初始化此状态下fpga内部逻辑和寄存器被初始化:使能i/0缓冲,释放init_done引脚(可选)。(5) 用户模式在此状态下fpga开始执行用户程序。4增强型配置片工作原理ahera公司增强型配置片支持在一块配置片上进行多块高密度pld(programmable logic de-vice)配置。配置片主要由两大核心模块构成一控制器和flash存储器。存储空间除用于存储配置数据外,未使用的部分可用于微处理器或pld的外部存储器。下面将分别阐述增强型配置片的核心模块。4.1增强型配置片控制单元控制单元由以下子模块构成:(1) 上电复位电路(por)在电源电压未达到需要的稳定电压时此模块将使配置片处于复位状态。有两种上电复位时间可选,100 ms,和2 ms,。配置片porsel引脚决定复位时间长短。此引脚为低电平时复位时间为100 ms,反之为2 ms。(2) 内部振荡器(iosc)内部振荡器有四种模式(四个不同频率),可通过编译fpga代码在ouatrusⅱ软件中选择。(3) 时钟分频单元(cdu)时钟分频单元对内部振荡器产生的时钟或外部输入时钟进行分频,得到配置片内部系统时钟sysclk和外部数据输出时钟dclk。其内部有两个分频器,一个分频器的分频系数为n,产生dclk信号;另一个分频器的分频系数为m,产生sysclk信号。其内部结构如图2所示。上电后配置片默认采用内部振荡器中a模式,振荡频率为8 mhzo其中,一个分频器分频系数为1。另一个分频器分频系数为2。(4)压缩引擎(pcu)增强型配置片支持数据压缩。数据压缩由quatrusⅱ软件实现,解压由压缩引擎实现。

    时间:2019-01-18 关键词: Altera FPGA 动态 嵌入式开发 增强型

  • Altera的PCI-SIG兼容x1和x4 PCIe解决方案支持Arria GX FPGA

    altera公司日前宣布,其低成本arria gx fpga开发套件在首次提交后便通过了pci-sig的兼容性测试。altera arria gx fpga结合altera pci express x4 megacore知识产权(ip)功能,组成了业界成本最低的pci-sig兼容开发套件。套件为设计人员开发通信、存储、计算、工业、医疗和消费类应用的pci express (pcie)、serial rapidio(srio)和千兆以太网(gbe)解决方案提供了理想平台。采用pcie外形卡,低成本arria gx fpga开发套件是arria gx fpga高速串行接口最全面的设计开发和测试环境。 altera营销总监梁乐观说:“我们的策略是,不但要在首轮通过兼容性测试,而且,利用我们在低成本arria gx fpga上可靠成熟的收发器技术,切实提高性能余量。性能上的改进大大降低了套件电路板的板层数量,将其前所未有地减少到6层,直接降低了客户的系统成本。在这些成就的基础上,我们进一步巩固了对客户的承诺——为pci express x1和x4、serial rapidio以及千兆以太网设计提供风险最低、成本最低的fpga系统解决方案。” arria gx fpga经过优化,能够支持高达2.5 gbps的pcie、gbe和srio标准。这些标准在多种市场和应用中迅速成为主流协议。arria gx系列的特性包括成熟的stratix ii gx收发器技术、可实现优异信号完整性的倒装焊封装、软件工具和经过验证的ip内核等。 altera功能丰富、灵活的pci express megacore ip支持x1和x4端点应用。除了arria gx系列fpga,这一pci express ip内核还可以用于cyclone系列、stratix系列和hardcopy系列。

    时间:2019-01-16 关键词: Altera PCI 嵌入式开发 解决方案 sig

  • Altera推出DSP开发包

    altera近日推出为业界最高密度的fpga stratix ii系列量身定做的dsp开发包。该开发包的开发平台基于stratix ii ep2s180;stratix ii ep2s180是业界最大规模的fpga,可比同类产品多提供5%逻辑电路,50%内存,4倍dsp资源及21% i/o管脚;其为设计者提供了理想的高性能fpga dsp应用平台及asic设计原型。 altera的该款dsp开发包包括了dsp开发平台、quartus ii软件版本5.0、最新发布的dsp builder版本5.0、dsp系统参考设计及mathworks的最新matlab/simulink软件更新评估版本。altera的dsp builder工具为工程师创造了从simulink模型仿真环境到硬件的直接映射。 设计者可观看到该dsp开发包于北美及欧洲5个城市在信号处理研讨会上演示的视频及相关图片文件等。 用户可从/products/devkits/altera/kit-dsp-2s180.html上获得更多的关于该dsp 开发包stratix ii专业版的信息。该开发包已经可以定购(定购序列号是dsp-devkit-2s180);参考价是$5,995;预计在2005年第三季度大量投放市场。

    时间:2018-12-17 关键词: DSP Altera 嵌入式开发 开发包

  • FTDI FPGA平台支持高速USB芯片和软件

    USB 芯片和软件厂商飞特蒂亚(FTDI)公司发布一款灵活而强大的开发平台 Morph-IC-II ,可加速基于FPGA的应用与制作,并简化先进逻辑电路设计中整合高速480Mbit/s USB通讯作业。 Morph-IC-II 平台整合了 Altera Cyclone - II FPGA与高性能 USB 2.0 功能,因而可简化高速通讯以及实现低于100ms的快速 FPGA 编程/再编程。这使得Morph-IC-II成为必须透过 USB 下载新软件以重新动态配置硬件功能的理想应用选择。此外,除了提高应用的灵活性,透过USB重新配置硬件也可降低BOM成本, FPGA 只需为最复杂的分离功能而不是所有功能来设定大小。 该新平台包括了所需的硬件、软件和文件,可让使用者实现开箱即用的 FPGA 开发。该平台的硬件部份包含一个开发模块,模块中包括一个 Altera EP2C5F256C8N Cyclone-II FPGA 和一个 FTDI FT2232H USB 到多用途 UART / FIFO 接口转换芯片。 FT2232H 的其中一个通道用于 FPGA 到 PC 的通讯,支持高达40Mbyte/s的数据传输速度。 FT2232H 的第二个信道用以透过 USB 配置/重新配置 FPGA 。 FTDI 的免费驱动程序提供了USB软件接口, FPGA 的参考设计样品有助于加速原型制作因而降低开发时间。 Morph-IC-II 上的 FPGA 可使用Altera的 Quartus II 开发软件快速的进行编程和配置。 Morph-IC-II 支持多达80个通用 I /O (GPIO),可确保把 FPGA 与外部电路和接口连接的最佳的灵活性。 Altera的 EP2C5F256C8N FPGA 提供 4,608 个嵌入式 FPGA 逻辑单元(LE)和26个嵌入的逻辑 RAM 单元以及多达 80000 闸和119Kbits,来实现 LSI 和入门级 VLSI设计。 FTDI 的 FT2232H 芯片提供USB 到 UART 及 USB 至高速 FIFO 的选择,实现与PC的应用软件间的通讯。 FT2232H 还具有一个多协议同步串行引擎(MPSSE):一个可配置的串行控制器,使得设计人员可实现 JTAG 、 SPI 、 I2C 或其他特定应用的串行界面。 Morph-IC-II 可透过 FTDI 的 VCP (虚拟COM埠)和 D2XX 两种类型的 Microsoft Windows 和 Linux USB 驱动支持,因而不需要大多数应用所需的额外的驱动开发。 VCP 使得 USB 设备在 PC 上显示一个额外的 COM 端口,这样应用软件可以像存取一个标准 COM 埠一样的方式来存取 USB 设备。 D2XX 驱动程序支持透过一个 DLL 直接存取 USB 设备, D2XX 驱动为开发人员提供了一个基于API的接口来使用C / C + +、C#、Visual Basic、Embarcadero Delphi 和NI LabVIEW与硬件进行交互。 Morph-IC-II 不仅支持 FPGA 应用开发及基于 FPGA 的高容量 ASIC原型设计,FTDI 还允许用户使用 Morph-IC-II 的原理图和编程工具作为其 PCB开发参考设计。Morph-IC-II 开发平台现已上市。

    时间:2014-08-04 关键词: USB Altera FPGA ftdi 总线与接口

  • 基于Altera ASI IP核的ASI发送卡实现

    基于Altera ASI IP核的ASI发送卡实现

    1.ASI 接口的应用意义随着数字电视技术的迅速发展,在电视节目的制作设计方面己经有很大一部分实现了数 字处理。在节目的传输方面,我们从卫星上己可以接收到多套数字压缩编码的节目。这种传 输方式,不但保证了节目的高清晰质量,也大大降低了电视节目传输、发送、接收的成本。 而大量的收发设备,采用的是ASI 的接口标准,设计实现基于PC 机和ASI 接口标准的电视 节目传输流的收发设备,在节目的制作、保存和重播等方面有大量的应用。随着广播电视数字化的开展,有线电视的数字化进程越来越快。数字化技术提高了广播 电视节目的技术质量、节目质量,提供了广播电视和综合数据业务的多媒体服务手段,拓宽 了广播电视业务。数字化以后的电视信号传输,采用MPEG-2 视频编码标准,可以以4~ 5Mbit/s 的带宽传送高清晰度的电视节目,噪声没有积累,大大提高了传输质量,有很广阔 的应用前景。在目前的数字通信系统中,有两种MPEG-2 接口标准:ASI 异步串行接口和SPI 同步并行接口。其中SPI 接口一共有11 位有用信号,每位信号差分成两路用来提高传输抗 干扰性,在物理链接上用DB25 传输。由于其处理简单且扩展性强,MPEG-2 编解码器及视频测试设备的输入、输出一般都采用SPI 接口。但是由于其连线多且复杂,所以SPI 接口只能 用于短距离传输。ASI(异步串行接口)只需要一根电缆就可实现270Mbit/s 的透明传输,所以 应用十分普遍。ASI 接口具有高速、可靠、固定波特率和传输距离远等优点,而且连接简单 成本低,可以广泛应用于各种高速点到点的传输,尤其是视频传输设备。2.ASI 协议结构ASI 可以有不同的数据接收速率,但是传输速率是恒定的,为270Mbit/s。因此ASI 可以发送和接收不同速率的MPEG-2 数据。ASI 采用分层结构,分为三层:物理层、数据编码层和传送规则层。第零层是物理层。物理层定义了传输介质、驱动器和接收器以及传输速率。物理接口提 供了LED 驱动的多模光纤和同轴电缆。基本速率被定义为270Mbps。在同轴电缆的应用中, 以随机及与数据有关的抖动和占空系数失真的传统方式,规定了允许抖动的最大值。第一层是数据编码层。采用 DC 平衡的8B/10B 传输码。这种码把每一个 8bit 数据字节 变换成具有下列特性的l0bit 码字:游程长度等于或小于4bit; DC 编制最小。这种码通过无效 传输码点和“运行”的不等性来提供差错校验。作为超出对数据字节进行编码需要的额外 码点,规定了专用字符。特别是逗号这个字符(在8B/10B 传输码规则中定义为K28.5 专用字 符),用来在DVB-ASI 传输链路中建立字节对齐。在发送端对字节进行8B/10B 编码,对出 现的每一个8bit 字节产生一个10bit 的码字,使这些10bit 码字通过以固定输出比特率270 Mbps 工作的并/串转换。如果并/串转换器请求输入一个新码字,但是数据源还没有准备好 新码字,就应该插入同步字 (或者称为逗号字符K28.5)。在传输数据的空余字段插入同步 字符,可以使传输码子具有较强的抗扰,错误检测和在同步能力。第二层是传送规则层。ASI 传输的第2 层标准使用MPEG-2 传输流包(TS)作为基本的信 息单元。传输包可以通过 3 种方式传输:一种是以块状的连续字节传输,也就是说,在一个 单独数据包的传输流中不用插入同步字节;第二种方式是以单独的字节方式传输,在这种方 式中要插入同步字节;第三种方式是连续字节和同步字节相结合。此外,ASI 的第二层协议 规定,在每个传输包之前至少要有两个同步字 (K28.5 )。尽管数据包同步过程不是 ASI 传 输协议定义的内容,MPEG-2 传输包同步字节 (47H)被包括到第 2 层的包定义中,这样接收 设备就可以实现包同步。ASI 接口的第2 层定义使用MPEG-2 传输流的语法,只是增加了在 每个传输包前需要有至少两个K28.5 同步字符这个额外要求。只要最初是同步的,8B/10B 接收装置一般能够维持同步,不需要增加同步字符。但是当线路干扰等外界因素使同步丢失 时,增加的同步字节可以使一个传输包重新同步。传输包结构应该遵循EN/ISO/IEC 13818-1 和ETS 300 429 对传输流包的规定。包长度可以是 188 个字节或者204 个字节。传输包可 以通过两种方式出现在第 2 层。第一种每个TS 包中的188 字节是连续的,分为分组头部、 调整字段和有效负载三个部分。其中调整字段是可选的,并不是所有的传送流分组中都出现 调整字段。同步字符插在两个包中间,称为突发模式。用突发模式实现TS 流的传输,具有 动态分配的灵活性、可分级性、可扩展性、较强的抗千扰性等有点;第二种是同步字随机均 匀的插在TS 数据之间,称为非突发模式。3.设计实现3.1 ASI 发送卡硬件设计大部分ASI 编码的实现,都是采用Cypress 公司的CY7B923 实现并行数据到串行数据的 转换。CY7B923 主要实现码字的8/10bit 转换、插入同步字K28.5 和并/串变换。ASI 的传输 速率恒定为270MHz,而输入MPEG-2 TS 码率是不同的,所以要用FIFO 实现速率匹配,需 要对输入的SPI 数据、FIFO 和CY7B923 之间的通信进行逻辑控制。综合性能、价格和程序 复杂度的考虑,本方案采用FPGA,用Verilog 编程来实现它们之间的逻辑控制;采用Altera 公司的ASI IP 核,代替Cypress 公司的CY7B923 来实现ASI 数据的编码。ASI IP 核具有使 用方便、成本低等优点。在ASI 的编码过程中,只需将MPEG-2 编码的TS 码流的8 位数据和一位TS 码率传输时 钟输入到FPGA 中,本方案是PCI 33M 的时钟信号。因为在本方案中,TS 格式为188 个字节 的突发模式发送数据,根据数据有效信号DVALID,FPGA 检测这个信号来判断什么时间内是 有效数据,来接收TS 码流数据,而不用关心TS 码流的同步头。FPGA 将接收到的数据以TS 码率时钟写入FIFO。当FIFO 半满时,FPGA 接收到FIFO 的半满信号,然后FPGA 给ASI 核发出FIFO 可读信号,ASI 核以27Mbps 读取FIFO 中的数据;当FPGA 计数到ASI 核读取了一定数量的FIFO 数据,FPGA 则向ASI IP 核发送FIFO 不可读信号,防止FIFO 读空。MPEG-2 传 输码率的并行最大速度为132Mbps,而读FIFO 速率为27Mbps,因此FIFO 会有溢出。因此在发送MPEG-2 传输流时,有驱动程序控制一次发送数据的多少。考虑到延时,本方案在FPGA 内部烧制了一个2K 大小的异步FIFO。ASI IP 核在FIFO 中数据不可读时,向ASI 码流中填 充K28.5 以维持270Mbps 的固定传输速率。最后串行数据经过驱动就可用同轴电缆传送出去。 本方案中,同步字K28.5 的插入采用传输码流的单个字节前后不能都是K28.5 同步字的方式。ASI 发送卡的硬件实现框图如下:该系统是基于 ALTERA 公司的FPGA 芯片,Cyclone Ⅱ EP2C8Q208 设计的。经过编码的并行数据流经过PCI 总线送入异步FIFO。异步FIFO 主要实现数据缓存和时钟匹配的作用。 系统进行DMA 操作,把数据送入板卡。FIFO 将这些数据缓存,以避免数据丢失。又由于时 钟有PCI 33M 的时钟信号和27M 的ASI 输入时钟信号。这就要求把这两个不同频率的时钟同 步。FIFO 在两个不同的时钟下工作,数据的输入和输出分别使用不同的时钟。这就实现了 时钟的隔离和无缝连接。FIFO 采用32 位输入、8 位输出,分别与PCI 的数据宽度和ASI IP 核的输入数据宽度相一致。ASI IP 核实现8 位数据到10 位的编码。其中ASI IP 核的参考 时钟为27M,输出时钟是270M。采用外部锁相环,27MHz 时钟频率有晶振产生,通过锁相环 产生270M 的时钟,用于ASI 接口的数据输出。PE65508 实现耦合和阻抗匹配,最终经BNC 插头发送出去。3.2 ASI IP 核的生成ASI 编码的实现采用Quartus 6.1 直接生成,进行仿真验证。ASI 接口的生成。IP 核首先需要安装,可以从Altera 网站上下载。安装之后,打开 Quartus 6.1 新建工程之后,点击tools 菜单里面的Megawizard plug-in Maneger,选择 创建一个新的宏函数变量,按步骤一步步生成asi 文件。可以选择器件和生成文件语言,分 别选择Cyclone Ⅱ和verilog 语言。需要注意的是生成的文件名要与工程的顶层文件名相 一致。选择Transmitter,这里作为发送接口。在ASI 中根据所选器件速度的快慢,可以选 择是否生成锁相环。这里采用外部锁相环,用于产生270MHz 的输出频率。生成的ASI 接口verilog 部分代码如下:module asi ( rst, tx_refclk, tx_data, tx_en, tx_clk270, asi_tx);input rst,tx_refclk,tx_en,tx_clk270,asi_tx;input [7:0] tx_data;asi_megacore_top asi_megacore_top_inst( .rst(rst), .tx_refclk(tx_refclk), .tx_data(tx_data),.tx_en(tx_en), .tx_clk270(tx_clk270), .asi_tx(asi_tx));……endmodule该接口实现8 位数据到10 位数据的编码。在8 位的MPEG-2 数据从输入端输入,流入内 部FIFO 中。tx_data 8 位并行数据输入接口,实现数据编码,即把每个8 位的数据变为10 位的数据;然后串行器把10 位并行数据转换为串行数据。asi_tx 经编码后的串行数据输入 接口。若MPEG-2 的TS 流的传输率小于270Mbps 时,则需要插入同步字符以保障输出端稳定 的270Mbps。tx_refclk 为输入的27M 参考时钟,tx_clk270 为270M 的数据输出时钟。它们是通过外部锁相环得到的。rst 是复位信号,高电平是有效电平,使整个设计停止工作。tx_en 数据输入使能信号,控制FIFO 中待编码的数据进入ASI IP 核实现数据编码和并串转换。3.3 ASI 工程及仿真波形把生成的ASI 核添加的自己的工程中,顶层部分代码如下:module FIFO_ASI(clk27,data,t_out);input clk27;output data,t_outwire clk13,clk270;wire[31:0] data32;wire[7:0] data8;……endmodule对其进行仿真,波形如下:外部接 27M 的时钟,连接到clk27,做为ASI IP 核27M 的输入参考时钟。t_out 为一个 时钟输出信号,对27M 分频,作为指示灯信号,来监测程序是否下载到FPAG 中。在指示灯正常闪烁情况下,表明程序已经下到芯片中,并且能够工作。经过ASI IP 核编码的ASI 数 据由data 输入。在本工程中,通过一电脑不断地发送TS 流给板卡,经过ASI 编码后通过 ASI 接口输出。在接收端,通过一个ASI 接收卡,读出接收的数据,可以看出ASI 工作正常。 在发送TS 流时采突发模式,其读出的数据如下:在调试阶段,PC 机连续发送相同的MPEG-2 编码的TS 包。在接收到的数据中,可以看到连 续的MPEG-2 编码的TS 包,且与发送的数据相同。其中TS 包的接收采用一块ASI 接收卡作 为接收端,通过USB 接口输入到电脑里,用相应的软件读取数据后显示。4.应用意义本文设计的基于Altera 公司的ASI IP 核实现的DVB-ASI 卡,实现了ASI 数据的正确编 码和发送。用FPGA 实现逻辑控制和数据缓存,可以方便的实现系统升级,实现多个ASI 数 据的发送。与用Cypress 公司的CY7B923 实现的ASI 的发送卡相比,本卡更适合批量生产,可以节约成本,提高了市场竟争力,具有很好的市场前景。本文作者创新观点是用Altera 公司的ASI IP 核代替Cypress 公司的CY7B923 专用ASI 发送芯片,实现ASI 数据的稳定发送。本方案降低了成本,设计灵活,并且方便升级到多路ASI 数据发送。

    时间:2018-10-31 关键词: Altera ip asi 总线与接口

  • Altera发布SoC FPGA

    公司2011年12日发布其基于ARM的SoC 系列产品,在单芯片中集成了28-nm Cyclone V和Arria V 架构、双核ARM Cortex-A9 MPCore处理器、纠错码(ECC)保护存储器控制器、外设和宽带互联等。这些SoC 继承了ARM丰富的软件开发工具、调试器、操作系统、中间件和应用程序等辅助系统功能。用户可以利用的SoC FPGA开发流程,迅速建立可定制基于ARM的系统,减小了各种行业中嵌入式系统的电路板面积、功耗和成本,同时提升了性能,这些行业包括,汽车、工业、视频监控、无线基础设施、计算机和存储等。  ARM处理器部门副总裁Jim Nicholas评论说:“基于28nm工艺技术的SoC FPGA在性能和功能方面代表了嵌入式系统新的发展方向。这些器件能够极大的帮助嵌入式系统设计人员缩短产品面市时间,降低成本,提高能效,同时还可以充分发挥ARM软件辅助系统的支持作用。”  的Cyclone V和Arria V SoC FPGA的处理器系统采用了双核800 MHz ARM Cortex-A9 MPCore处理器,同时具有媒体处理引擎、单精度/双精度浮点单元、L1和L2高速缓存、ECC保护存储器控制器、ECC保护高速暂存存储器,以及多种常用外设。处理器系统的峰值性能达到4,000 D,而功耗不到1.8瓦。处理器系统和FPGA架构独立供电,能够以任意顺序配置和启动。工作起来后,可以根据需要关断FPGA部分,以降低系统功耗。  通过大吞吐量数据通路实现ARM Cortex-A9 MPCore处理器系统和FPGA的互联,峰值带宽超过125-Gbps,数据的连续性也很好。这种性能水平是两芯片无法实现的。集成单芯片SoC FPGA支持电路板设计人员在处理器和FPGA之间不采用外部IO通路,大幅度降低了系统功耗。  Altera的SoC FPGA系列  Altera的SoC FPGA系列利用了其28-nm系列产品,在多个方面进行创新,通过定制满足了用户的功耗、性能和成本要求,这些创新包括工艺技术、收发器技术、IO资源和硬核IP。Cyclone V和Arria V SoC FPGA的推出将这一系列产品进一步拓展至嵌入式处理市场。  Cyclone V和Arria V SoC FPGA基于低功耗28-nm工艺(28LP)。这些系列具有分别工作在5-Gbps和10-Gbps的嵌入式收发器。FPGA架构包括精度可调DSP模块,以及三个ECC保护存储器控制器。Altera的Cyclone V SoC FPGA具有逻辑单元(LE),系统功耗和成本是业界最低的,器件性能水平非常适合大批量应用,包括下一代芯片工业驱动器、高级辅助驾驶以及视频监控等。对于中端应用,Arria V SoC FPGA在成本和性能上达到均衡,总功耗也是最低的。器件具有 LE,适合满足对性能要求较高的应用,包括,远程射频前端、LTE基站和多功能打印机等。  SoC FPGA开发环境  Altera的SoC FPGA同时支持硬件和软件团队使用支持Cortex-A9 MPCore处理器和FPGA的通用工具和开发流程,提高了团队的效能。设计人员可以使用Altera的Quartus II 软件开发定制外设和硬件加速器,使用Altera的Qsys系统集成工具将其与处理器系统相集成。Qsys自动生成互联逻辑,连接知识产权(IP)功能和子系统,加速了硬件设计过程。Qsys自动产生FPGA优化芯片网络(NoC)互联,提高了性能,增强了设计重用功能,更迅速的进行验证。Qsys支持业界标准接口,包括,Avalon存储器映射、Avalon流以及ARM的AMBA AXI,支持用户在一个设计中利用或者重新使用IP内核以及多种接口。SoC FPGA基于标准ARM Cortex-A9 MPCore处理器,因此,它们与现有的ARM软件辅助系统兼容。可以在Altera的SoC FPGA虚拟目标上立即开始基于SoC FPGA的系统软件开发。(请参考,Altera今天的发布声明:“Altera发布FPGA业界第一款SoC FPGA软件开发虚拟目标”。)  Altera公司产品和企业市场副总裁Vince Hu评论说:“集成了高性能处理系统、低功耗28-nm FPGA架构、硬件软件开发流程以及虚拟目标开发平台,Altera在SoC技术上设立了新标准。作为Altera嵌入式计划的一部分,SoC FPGA帮助嵌入式开发人员大幅度提高了系统性能,降低了功耗和成本以及电路板面积。”

    时间:2018-11-01 关键词: Altera FPGA SoC 存储技术

  • Altera演示FPGA中业界性能最好的DDR4存储器数据速率

    Altera演示FPGA中业界性能最好的DDR4存储器数据速率

    21ic讯 Altera公司近日宣布,在硅片中演示了DDR4存储器接口,其工作速率是业界最高的2,666Mbps。Altera的Arria 10 FPGA和SoC是目前业界唯一能够支持这一速率DDR4存储器的FPGA,存储器性能比前一代FPGA提高了43%,比竞争20nm FPGA高出10%。硬件设计人员现在可以使用最新的Quartus II软件v14.1,在Arria 10 FPGA和SoC设计中实现2,666Mbps DDR4存储器数据速率。视频演示表明,鲁棒的存储器接口能够工作在2,666Mbps,并具有一定的余量。 Arria 10 FPGA和SoC是业界性能最好的20nm FPGA和SoC件,比竞争解决方案高出一个速率等级。在业界性能最好的DDR4存储器的支持下,通信、计算和存储以及视频处理应用能够以高性价比和低功耗的方式在系统中实现宽带存储器。Arria 10 FPGA和SoC存储器接口支持当今前沿的高速存储器,包括HMC、DDR4、DDR3、LPDDR3、RLDRAM3和QDR-IV/-II+ Xtreme/-II+/-II。 Altera公司中端产品高级经理Raj Patel说:“我们规划设计了Arria 10 FPGA和SoC中的外部存储器接口,为硬件设计人员实现器件数据传输提供了使用方便的高性能方法。提供业界数据速率最快的DDR4,我们满足了客户数据量大幅度增长导致的越来越高的系统需求。” Arria 10 FPGA和SoC在FPGA中集成了完整的物理接口和存储器控制器,简化了含有DDR4存储器的系统的开发。存储器接口在FPGA架构中以硬件方式实现,比软件实现方式的性能更高,带宽更大,功耗更低。此外,硬核存储器接口和控制器避免了设计人员使用逻辑资源来构建DDR4存储器接口。Altera的Quartus II软件v14.1包括DDR4 PHY向导和控制器知识产权(IP),自动适应各种存储器供应商的DIMM,进一步简化了高性能存储器接口设计。

    时间:2014-12-19 关键词: Altera FPGA 存储器 技术前沿 数据速率 ddr4

  • Altera FPGA在使用CNN算法的云数据中心可实现具有优异每瓦性能的加速功能

    Altera FPGA在使用CNN算法的云数据中心可实现具有优异每瓦性能的加速功能

    21ic讯 Altera公司今天宣布,微软采用Altera Arria® 10 FPGA (现场可编程门阵列)实现基于CNN (卷积神经网络)算法的数据中心加速功能,其每瓦性能非常优异。这些算法通常用于图像分类、图像识别,以及自然语言处理等。 微软研究人员在云技术上不断取得进展,采用Arria 10开发套件和Arria 10 FPGA工程样片,展示了每瓦40 GFLOPS的性能——数据中心业界最好的性能水平。而且,与GPGPU相比,在CNN平台上,这一FPGA的性能功耗比是CNN的3倍。之所以能够达到这一性能水平,是由于采用了开放软件开发语言OpenCL,以及VHDL对Arria 10 FPGA及其IEEE754硬核浮点DSP (数字信号处理)模块进行编程。 微软研究院客户和云应用总监Doug Burger评论说:“我们看到,采用了Arria 10工程样片后,CNN性能和功效大幅度提升,硅片中DSP模块的高精度硬核浮点功能是我们取得令人注目的研究成果的主要原因。”在微软的一篇博客文章中,http://bit.ly/1MMMzvG,Burger介绍了数据中心在基础设施上遇到的难题,以及微软是怎样通过采用可编程FPGA替代传统CPU来解决这些难题的。 Altera计算和存储业务部总监Michael Strickland说:“FPGA在神经算法上有体系结构方面的优势,能够非常高效的进行卷积和汇集,其灵活的数据通路支持大量的OpenCL内核直接互相传送数据,而不需要使用外部存储器。Arria 10在体系结构上还有更多的优势,乘法和加法都支持硬核浮点——这种硬核浮点功能在逻辑数量和时钟速度上要优于传统的FPGA产品。” Altera曾宣布微软使用其Stratix V FPGA在创新的Catapult电路板上加速进行搜索,这类电路板于去年年底部署在第一个必应数据中心的服务器中。 相关评论 具有硬核浮点DSP功能的Altera 20 nm FPGA展示了业界最好的性能和功效水平 很多公司使用具有内置硬核浮点DSP功能的Altera Arria® 10 FPGA产品获得了令人瞩目的每瓦性能。Altera与客户和合作伙伴在解决方案上密切协作,实现高性能计算(HPC)、数据中心加速,以及金融系统。 微软——Doug Burger,客户和云应用总监 微软研究院客户和云应用总监Doug Burger评论说:“我们看到,采用了Arria 10工程样片后,CNN性能和功效大幅度提升,硅片中DSP模块的高精度硬核浮点功能是我们取得令人注目的研究成果的主要原因。”微软的一篇博客文章,http://bit.ly/1MMMzvG Bittware——Jeff Milrod,总裁兼CEO,Bittware Bittware总裁兼CEO Jeff Milrod评论说:“Altera的Arria 10真正的改变了游戏规则。利用这些器件中的自然浮点引擎,系统设计人员能够非常方便、高效的使用FPGA中大量的浮点资源。传统的信号处理应用现在可以直接连接Arria 10模拟信号,以浮点方式处理它们。对于HPC和加速应用,再也不需要将FPGA算法导出至定点,也不用对浮点进行低效的定点仿真来实现。Arria 10自然的浮点功能性能高达40 GFLOPS/W,而且Fmax更高,只使用了三分之一的逻辑资源。与以前任何其他的解决方案相比,它使用方便,功耗低,速度快,占用的资源更少。” Gidel——Reuven Weintraub,创始人兼CTO,Gidel Gidel创始人兼CTO Reuven Weintraub评论说:“我们对于Altera Arria 10前所未有的单位功耗触发性能非常感兴趣。长期以来,FPGA在比特、字节和整数处理方面的单位功耗性能非常优秀。Altera Arria 10强大的单位功耗浮点性能为Gidel产品开辟了新天地,非常适合很多HPC和DSP应用。” Nallatech——Allan Cantle,总裁,创始人,Nallatech Nallatech总裁、创始人Allan Cantle评论说:“Nallatech移植了我们客户的产品代码,这需要使用Altera OpenCL编译器的浮点数学功能。把这些功能在具有专用浮点DSP的新Arria 10 FPGA中实现,我们减少了对逻辑资源的占用,而且提高了时钟频率,进一步提高了每瓦性能指标,使得Nallatech新的基于Arria 10的加速器在更多的应用领域中脱颖而出。” ReFLEX CES——Yann Casteignau,首席工程师,ReFLEX CES ReFLEX CES首席工程师Yann Casteignau评论说:“ReFLEX CES最近发布了基于Altera Arria10 FPGA的FPGA电路板,这主要受益于这一第10代FPGA系列中新的浮点DSP模块。我们的目标是帮助客户大幅度提高GFLOPS/W比(预期有三倍),同时,减少实现复数浮点计算所需要的逻辑资源,为客户实现自己的设计留有更大的空间。我们很多客户在高性能计算中都使用了ReFLEX CES电路板,功耗是他们面临的主要难题。采用Arria10 FPGA,不但降低了功耗,而且计算性能更好。对于ReFLEX CES电路板,Arria10新的硬核DSP浮点运算是决定性的优势,提高了性能,减少了所使用的逻辑资源,优化了GFLOPS/W比。”

    时间:2015-03-02 关键词: Altera FPGA 数据中心 技术前沿 cnn算法

  • Altera在Enpirion PowerSoC中集成了高级数字控制功能 提高了FPGA功效

    Altera在Enpirion PowerSoC中集成了高级数字控制功能 提高了FPGA功效

    21ic讯 Altera公司今天宣布,与德国模拟和混合信号半导体公司ZMDI (Zentrum Mikroelektronik Dresden AG)签署了许可协议。Altera将采用ZMDI的世界级数字电源管理技术,在Enpirion® PowerSoC器件中集成高级多模式数字控制(MMDC)电源功能。由数字电源专家组成的设计团队将重点关注Enpirion PowerSoC的扩展功能、适用性和低功耗特性,进一步提高Altera FPGA和SoC的功效。 ZMDI数字电源技术完善了Altera现有同类最佳的电源解决方案,在小外形封装中同时实现了高频电源IC技术和先进的磁体工程。在Enpirion PowerSoC中加入MMDC技术会进一步增强Altera FPGA与其电源管理IC之间的控制性能。具有MMDC的Enpirion器件能够支持各种新电源模式,从而将FPGA功耗(静态和动态功耗)降低了近30%。 经验丰富的工程师团队重点关注这一前沿数字电源技术的开发,他们将加入Altera技术高超的研究和开发团队,主要是开发高级电源IC。Anthony Kelly博士曾是ZMDI的首席系统架构师,他将加入Altera,领导数字电源设计团队。 Kelly博士表示:「Altera是技术创新的推动者,我非常高兴我们的高级数字电源控制器技术与Altera的Enpirion电源产品相结合。我们团队中经验丰富的电源管理工程师与Altera世界级研究和开发团队一起工作,这将使我们能够发挥彼此的强项,进一步提高基于FPGA的系统的控制能力和适用性。」 Altera电源业务部总经理Mark Davidson补充说:「这些老练的数字电源专家加入Altera技术高超的电源管理设计团队后,我们将能够为客户创造更高的价值。在我们高度集成的电源IC中增加数字控制功能,我们能够更好的满足高端FPGA的电源供电要求,同时降低了系统级功耗。」 Enpirion PowerSoC以业界最高的功率密度实现了最高效率和最佳信号完整性,满足了FPGA和SoC FPGA独特的电源要求。在可编程数字领域,ZMDI的数字电源技术支持实现多目标异构控制模式,其瞬时响应是同类产品中最好的。在Enpirion PowerSoC中集成先进的数字控制技术将使得Altera能够开发创新的电源解决方案,很好的满足了Altera FPGA和SoC FPGA的高性能需求。如果希望详细了解Altera的电源产品,请访问https://www.altera.com.cn/products/power/overview.smartphone.html。 前瞻性陈述 本新闻发布稿的前瞻性陈述涉及到在Altera的PowerSoC器件中采用数字控制电源的预期优点,这符合1995年私有安全起诉改革法案所规定的免责条款。请投资者注意,前瞻性陈述具有一定的风险性和不确定性,可能导致实际结果不同于当前预测,Altera安全和交流委员会档案对此进行了阐述,Altera网站上提供档案副本,也可以从公司免费获得该副本。

    时间:2015-08-04 关键词: Altera FPGA 技术前沿 powersoc 数字控制

  • Altera 在2015年度技术日展示电子系统设计的突破性解决方案

    Altera 在2015年度技术日展示电子系统设计的突破性解决方案

    21ic讯 Altera®公司今天宣布,从2015年8月6号到9月23号,在亚太地区的台湾、印度、新加坡、马来西亚、韩国和中国的8个城市举办Altera 2015年度技术日活动——以技术为主的研讨。中国站将在9月21号到23号在上海和北京举办。Altera优秀的业界专家将与您分享电子系统设计的最新发展趋势,Terasic、MathWorks和Tektronix等合作伙伴将展示在电子设计和产品中使用Altera FPGA、SoC、IP和电源解决方案以加速产品面市的价值所在。关于此次系列研讨的详细信息,或者需要注册参加此次活动,请访http://www.altera.com.cn/atd2015。 本年度Altera技术日(ATD)的主题是“学习、网络、创新”。Altera专家会与您分享公司的第10代FPGA和SoC技术,包括了MAX® 10、Arria® 10和Stratix® 10、Enpirion®电源管理解决方案,以及FPGA业界首屈一指的Quartus® II软件,还有改变了游戏规则的OpenCL高级编程语言解决方案——面向OpenCL的Altera SDK。此外,Altera专家还会与您共享很多热点应用领域的最新进展,例如智能视觉、数据中心加速、工业自动化以及自动驾驶汽车等。请参加此次活动,了解令人激动的产品,观看应用现场演示,与Altera代表、合作伙伴以及业界同行进行交流。 主题*包括: · 激发创新:加速推进智慧社区 · Altera 第10代产品 · OpenCL™和HLS编程新选择 · Spectra-Q™引擎:进一步提高设计人员在下一代可编程器件上的效能 · Enpirion®为您的电子系统提供动力 · 嵌入式控制解决方案在智能工厂的应用 · FPGA为汽车、工业和智慧城市应用提供智能视觉支持 · 如何使用FPGA实现数据中心加速 · 采用FPGA和SoC实现更智慧、更安全的自动驾驶汽车 * Altera保留修改研讨内容的权利。 席位有限,请马上访问http://www.altera.com.cn/atd2015,注册参加此次活动。

    时间:2015-08-26 关键词: Altera 解决方案 技术前沿 电子系统设计

  • Altera启动全球 SoC FPGA开发者论坛

    Altera启动全球 SoC FPGA开发者论坛

    21ic嵌入式讯 Altera公司今天宣布,启动Altera SoC开发者论坛(ASDF,Altera SoC Developers Forum)。这些开幕活动在硅谷、中国深圳和德国法兰克福举行,合作伙伴、开发者和工程师将汇聚一堂,他们共同关注使用基于ARM的SoC FPGA中的精细粒度异构计算技术,满足下一代嵌入式计算应用需求。在ASDF提供的环境中,系统架构师、硬件工程师、软件开发人员和固件工程师一起协作,讨论概念和遇到的难题,学习最新的技术,了解Altera及其合作伙伴提供的SoC FPGA新产品。 ASDF包括硬件设计和软件开发两个技术主题。出席人员通过创新专题研讨、动手操作练习和主题演讲,获得深入的技术信息。ASDF还举办展会,艾睿电子、骏龙科技、ARM、Lauterbach、MathWorks、Terasic、Wind River 等业界领袖将演示最新技术。 ASDF是业界第一个专注于SoC FPGA在物联网(IoT)、数据中心、云计算、网络、通信、工业、汽车,以及其他领域的技术研究和应用的开发者论坛。开发人员将详细了解精细粒度异构计算使用FPGA架构,能够定制加速功能满足特殊任务需求,从而提高了系统性能,降低了功耗。在这为期一天的活动中,开发人员以及创新企业将与Altera和ARM生态系统专家交流怎样使用SoC FPGA开发可定制的、独具优势的加速器。 2015 ASDF将在全球的三个地方举行:ASDF硅谷是在加州圣克拉拉,时间是2015年9月30号;ASDF欧洲于2015年10月14号在德国法兰克福举行;ASDF亚洲于2015年11月3号在中国深圳举行。 Alterad SoC产品营销资深总监Chris Balough说:“我们之所以启动ASDF,是因为自从我们推出基于ARM的SoC之后,有越来越多的SoC FPGA开发人员、用户和合作伙伴参与其中。ASDF旨在激励Altera SoC FPGA团体的协作和创新。” ASDF赞助商包括艾睿电子、骏龙科技、Aspen Core、 ARM、Lauterbach、MathWorks、Terasic、Wind River、Mentor Graphics、Micron、ReFLEX 、Embest 和 Sensor to Image。 艾睿电子全球半导体副总裁Greg Provenzano说:“Altera SoC开发者论坛为嵌入式系统开发人员提供了很好的机会与专家交流,深入了解Altera基于ARM的SoC FPGA。参加ASDF能够帮助用户加深与业界专家的沟通,在Altera世界级基于ARM的SoC FPGA体系结构中更轻松的进行设计。”

    时间:2015-09-15 关键词: Altera FPGA SoC 技术前沿

  • Altera Spectra-Q引擎

    Altera Spectra-Q引擎

    FPGA和SoC在下一代功能上实现了跨越式发展。这包括数百万个逻辑单元、复杂的接口协议,以及PowerPlay技术、嵌入式硬核模块和硬核知识产权(IP)模块等特性,包括了数字信号处理器(DSP)和微处理器。设计人员需要新的软件工具来帮助缩短设计总时间,降低下一代可编程器件的风险和成本,同时大幅度提高设计效能,促进产品及时面市。传统上,FPGA设计工具重点关注的是缩短编译时间。这方面虽然很重要,但是还不足以解决今后十年面临的产品及时面市难题。 § Spectra-Q™是进一步提高设计效能的另一种新措施——减少设计迭代次数,而且还大幅度缩短了绝对编译时间。Spectra-Q是一种新引擎,具有:一组新的综合、布局、布线和时序分析算法。这些算法使用分层数据库和现代计算平台,将编译时间缩短了8倍。 § 一种新的分层数据库支持保留任意阶段的设计实现——从综合到布线。由于采用了“编译一次”IP和设计模块方法,因此,极大的减少了设计迭代。 § 统一的编译器技术支持不同的设计输入工具。这些设计输入工具支持包括OpenCL、C/C++等在内的多种设计语言。由于提供了多种设计输入工具,因此,设计人员可以采用他们习惯的语言或者设计环境以更高的效率进行FPGA设计。 更短的编译时间 Spectra-Q引擎将设计迭代时间缩短了8倍。之所以如此是因为采用了新的分层数据库以及数据库基础上功能强大的算法。Spectra-Q从三种不同的角度来处理编译时间问题——一组改进后更快的综合、布局、布线和时序新算法,这将编译时间缩短了2倍,渐进式优化新流程,编译总时间缩短了2倍,最后,分布式编译,使用了先进的多核处理器和计算机群或者云技术,进一步缩短了2倍。 更快的算法 Spectra-Q引擎改进了综合、布局、布线和时序算法,使用了多核工作站,编译时间缩短了2倍。重新编写了每一编译器级,使其更快、更灵活。例如: § 新的综合引擎增强了语言支持,综合编译时间缩短了2倍。 § 新的布局流程采用了混合布局方法——结合了最初基于数学方程的分析布局,以及精细粒度布局的仿真退火方法。这一混合布局方法逻辑占用率高,提高了结果的总体质量以及结果的可预测性,能够设计扩展到5M逻辑单元以上。 § Spectra-Q更新了布线算法,现在包括了全局布线以及传统的细节布线。这一布线器改善了拥塞设计的结果,确保了算法能够调整适应规模较大的器件。 § 最后,更新后的时序算法高度并行,利用了多核CPU,设计支持16个CPU,甚至更多。这些高度并行的时序算法进一步加速了2倍。 渐进式优化 除了以上的算法改进之外,Spectra-Q引擎还支持您运行颗粒式编译,减少甚至避免了完全重新设计编译。如果您需要再次运行编译的某些阶段——综合、布局、布线或者时序,您只需要对这部分进行编译即可,而不用进行完整的编译,编译流程更加颗粒化,这样,您可以在每一阶段逐步优化您的设计。对编译过程精细的控制是通过停止编译器,对设计精细调整,逐步运行编译阶段来实现的。这些渐进式优化方法将编译时间平均缩短了2倍。 对于非关键通路上很小的设计改动(改动<5%),Spectra-Q支持您保留其余未改动设计的布局、布线和时序不变。例如,Spectra-Q引擎支持快速重新编译特性,重新使用综合和布局布线信息,流畅的处理很小的渐进式设计改动。快速重新编译特性使得预综合HDL修改的编译速度提高了3倍,后适配Signaltap™ II逻辑分析器修改的编译速度提高了4倍。 分布式编译 让我们看一下越来越复杂,规模越来越大的FPGA应用,只有分布式计算才能解决这些难题。Spectra-Q引擎的分层式数据库支持对一项设计高效的进行分布式编译。分布式编译支持您对设计进行划分,在服务器群的多台计算机上对每一分区进行并行编译,极大的缩短了编译总时间。 减少了设计迭代 新的Spectra-Q引擎所含有的工具和功能减少了I/O设计、调试和时序收敛过程的设计迭代次数。Spectra-Q引擎包括了分层数据库,IP一旦编译好之后,就可以完全保留不变,从而减少了设计迭代。减少设计迭代次数有助于产品更迅速面市。 BluePrint将迭代减少了10倍 Spectra-Q引擎的顶层是业界第一款名为BluePrint平台设计者的工具,支持您探查体系结构,以更高的效率分配接口。过去,您不得不等待一次全面编译,只有适配器检查完成后,才能显示复杂的错误消息,指出非法分配出现在哪里。BluePrint平台设计者支持您探查器件外设体系结构,高效的分配接口。它实时进行适配以及合法检查,防止了非法引脚分配,避免了复杂的错误消息,也不需要等待全编译,I/O设计速度提高了10倍。工具还含有时钟规划功能,极大的减少了时序收敛所需要的设计迭代次数。 BluePrint支持将芯片平面布局(或者封装视图中)中的全部接口(例如:DDR4*72接口)拖放至合法位置,很快就可以计算完成。BluePrint实时进行适配以及合法检查,对引脚分配进行指导。图形化的合法布局避免了复杂的错误消息,也不需要等待全编译,显著加速了I/O设计。 分层设计将迭代减少了3倍 数百万个逻辑单元(LE)的设计提供了相当于数千万个ASIC逻辑门。如此复杂的设计受益于分层方法。一个典型自上而下设计流程会涉及到将设计划分成3至10个模块,每一模块采用相关的时序约束进行物理布局规划。在以前的方法中,IP一旦编译之后,编译器使用布局布线分配网表来放置IP——经常会修改这种布局信息以满足逻辑单元其他的布局要求,进行一次修改就需要一次完整的重新编译。采用Spectra-Q分层数据库,每一分区现在完全可以保留详细的布局和后布线信息。当分区被集成到顶层后,新数据库不需要重新编译。在顶层集成期间或者由于寄存器传送级(RTL)变化导致其他分区需要重新编译时,完全保留了每一分区的时序。Spectra-Q分层设计流程将全编译迭代减少了3倍。[!--empirenews.page--] 更快的设计输入 Spectra-Q引擎提供了统一的编译器技术,可以快速应用多种设计输入方法。还为硬件、软件和数字信号处理(DSP)设计人员提供了快速跟踪设计输入功能。流程的第一步是把设计转译成公共的中间格式,然后是优化步骤,为Quartus II软件生成HDL。通过多个设计输入方法,设计人员采用自己喜欢的语言,更高效的针对FPGA进行设计。设计人员可以选择在他们习惯的开发环境(或者IDE——集成开发环境)中进行开发。 § 基于C或者C++——Spectra-Q引擎设计支持Altera为高级综合提供的A++新编译器,从C或者C++语言中建立IP内核,通过快速体系结构探查、开发和仿真大幅度提高了效能。 § 基于C (开放计算语言(OpenCL™))——软件开发人员可以使用熟悉的基于C的设计流程和面向OpenCL的Altera SDK。SDK支持的软件开发流程抽象出传统的FPGA硬件流程。 § 基于模型——DSP Builder工具支持基于模型的设计流程,直接在MathWorks Simulink软件中,从您的DSP算法中生成HDL。 除了上面的这些特性,Spectra-Q还包括了新的HDL综合引擎,支持所有标准HDL语言,包括SystemVerilog和VHDL-2008。 结论 Quartus II Spectra-Q引擎为您最复杂的设计提供了功能强大的平台。新工具在设计规划和实施的所有阶段都提供了更多的控制功能和预测功能。Spectra-Q不仅减少了编译次数,而且还减少了设计迭代的总次数,因此成功的解决了效能问题。

    时间:2015-12-01 关键词: Altera 技术前沿 spectra-q

  • Altera演示Stratix 10 FPGA和SoC双模56-Gbps PAM-4和30-Gbps NRZ收发器技术

    Altera演示Stratix 10 FPGA和SoC双模56-Gbps PAM-4和30-Gbps NRZ收发器技术

    21ic讯 Altera现在是Intel公司旗下的可编程解决方案事业部(PSG),今天发布能够让Stratix® 10 FPGA和SoC支持高达56 Gbps数据速率的收发器技术。Altera今天演示了FPGA业界首次实现的支持双模56-Gbps四电平脉冲振幅调制(PAM-4)以及30-Gbps非归零(NRZ)收发器技术。该收发器技术大幅度提高了一个收发器通道的带宽,使得设备制造商能够灵活的开发未来系统。Stratix 10 FPGA和SoC经过优化,支持数据中心基础设施和电信设备所使用的铜背板和光互联传输极高的数据量。 Stratix 10 FPGA收发器技术将支持1 Gbps至56 Gbps的数据速率。客户可以使用Stratix 10 FPGA来开发支持50G、100G、200G、400G和太比特应用的下一代通信和网络基础设施。收发器的双模功能为客户开辟了开发下一代高端系统的途径,并支持主流和已有背板、铜缆、芯片至芯片和芯片至模组互联和接口,从而保护了客户的投入。Altera一直是IEEE 802.3以太网和光互联论坛(OIF)业界公认的50G-56G PAM-4标准的领导者和贡献者。 www.altera.com/transceiver上提供了56 Gbps PAM-4和30-Gbps NRZ背板收发器技术的演示视频。 Intel公司可编程解决方案集团高端产品营销总监Jordon Inkeles评论说:“数据中心和网络基础设施对带宽需求的爆炸式增长要求我们FPGA所具有的性能和密度能够高速、高效的传送更多的数据。系统要求的数据速率已经超过了28 Gbps,数据传输传统的NRZ调制方法很难满足这种要求。在我们的Stratix 10 FPGA和SoC中实现双模56-Gbps PAM-4和30-Gbps NRZ收发器将有助于客户满足最严格的数据吞吐量需求。” Stratix 10 FPGA使用异构系统级封装(SiP)方法来集成收发器,收发器块和单片FPGA内核架构被Intel的嵌入式多管芯互联桥接(EMIB)技术连接在一起,这样,Stratix 10 FPGA和SoC能够迅速满足所有市场领域日益增长的系统带宽需求;并且收发器块这种方法进一步提高了灵活性和可扩展能力,促使产品尽快面市。 供货信息 将于2016年第四季度开始发售首批Stratix 10 FPGA。Altera在OFC 2016上演示了Stratix 10 FPGA收发器技术。

    时间:2016-03-23 关键词: Altera FPGA 10 SoC stratix 技术前沿

  • 28-nm Stratix V FPGA突破带宽瓶颈,同时降低了系统功耗和成本(Altera)

    28-nm Stratix V FPGA突破带宽瓶颈,同时降低了系统功耗和成本(Altera)

    自从1985年首款FPGA器件诞生以来,FPGA做为可编程逻辑器件(PLD)的主要产品,应用领域从最初的通信业不断向消费电子、汽车、工业控制等渗透,客户的认知程度越来越高。同时,FPGA不断向ASIC、ASSP、DSP和嵌入式产品的传统领域渗透,FPGA开发工具及测试厂商实力日益增强,加之全球领先的代工厂台积电、台联电等的鼎力支持,FPGA产业环境渐成。一方面,通信业一直是FPGA产业最重要的应用领域。移动互联网对带宽的需求,每年增长是50%以上。从设备的演进来看,在骨干网上40G、100G 系统应用越来越多,而且很快就会演进到400G 的系统。另一方面,消费电子等新兴产业对产品及时上市、降低生产成本、更高的性能与更多的功能,在所在市场保持合理的功耗等要求恰恰是FPGA产品的强项。另外,由于在性能和灵活性方面的完美组合,FPGA在DSP领域的应用越来越普遍,诸如通信、多媒体和国防行业等高增长的市场都非常需要高性能的DSP技术。这些市场的特点在于始终处于连续的变化之中,不断变化的标准、市场需求、客户需求以及竞争态势。要跟上市场变化,企业就需要一种强大且灵活的处理器——FPGA就是这种特别适合的技术。正是基于FPGA的广泛应用,Altera公司最新发布高带宽FPGA——下一代28-nm Stratix® V FPGA。该系列包括四种型号产品:Stratix V GT FPGA,Stratix V GX FPGA,Stratix V GS FPGA和Stratix V E FPGA,满足了无线/固网通信、军事、广播、计算机和存储、测试和医疗市场的多种应用需求。 Stratix V FPGA据Altera公司产品和企业市场副总裁Vince Hu 介绍,关于器件性能的提升主要体现在三个方面,第一个是I/O 上,第二是内核,第三在功耗和成本上。 Altera公司产品和企业市场副总裁Vince Hu从I/O 来看,Stratix® V FPGA提供66 个高速收发器,支持数据速率达到12.5Gbps,可以直接推动背板和光模块。还提供28-Gbps 的收发器。在Memory 接口方面提高了Memory 接口的性能和数量,性能而言可以支持单个DQ 线达到1.6 Gbps,高达7 组72 位800MHz DDR3 接口。从内核来看,增加了器件的密度,最大器件最多有1.1M逻辑单元,片上存储器达到53M  比特,是上一代器件的2 倍。提供了高性能、精度可变的DSP,最多可以提供3680 个18×18 乘法器。另外集成了很多硬核的IP。从功耗和成本来看,Stratix® V FPGA采用第三代可编程功耗技术,可以极大的降低功耗。采用28-nm  更低的内核电压以及定制最底层定制的三极管,通过这三个因素使功耗降低30%。28G 收发器,单个通道功耗低达200mW。除此之外,HardCopy V ASIC 可以提供更高的功耗消减,可以达到50%。Vince Hu 先生重点讲解了在内核方面的改进,例如新的ALM 的架构,它增加了2 个 寄存器,这样可以提升逻辑效率和逻辑性能,同时对于Stratix V 最大密度的FPGA,这将提供多达 800K  额外的寄存器,它很适合需要大量流水和丰富寄存器的设计。对片上的Memory 做了重组,在Stratix  V  FPGA 里,采用M20K,单块容量是20K  Bit。因此,Stratix V 可以提供高达53M Bit 的片上RAM。  新的ALM 的架构Vince Hu 先生随后展示了28-Gbps 收发器。它采用10 个10.3G 的数据通路,构成整个100G 接口。对于Stratix V FPGA 只需要用4 个28-Gbps  收发器,成和体积上可以达到30%的消减,收发器功耗可以降低50%。 28-Gbps 收发器最后,Vince Hu 先生介绍了几个典型的Stratix V FPGA 应用场景来作为总结,包括多个100G 以太网线卡应用,多片OTN Muxponder的实现等。Altera预计于2011年第一季度开始发售Stratix V FPGA样片。2010年第二季度推出的Quartus® II 10.0软件将为Stratix V FPGA提供支持。

    时间:2010-04-17 关键词: nm Altera FPGA 28 stratix 新品发布 成本(

  • Altera发售目前市场上功耗最低成本最低的28nm FPGA

    Altera公司(NASDAQ: ALTR)近日宣布,开始发售其28-nm Cyclone® V FPGA。Cyclone V器件是目前市场上功耗最低、成本最低的28-nm FPGA。该系列通过集成,前所未有的同时实现了高性能、低系统成本和低功耗,非常适合工业、无线、固网、军事和汽车等市场应用。Cyclone V系列完成了Altera的28-nm定制系列产品的全系列发售,提供多种器件以满足用户的各类设计需求——从最大带宽到最低功耗。 Cyclone V系列采用了TSMC的28-nm低功耗(28LP)工艺进行开发,满足了目前大批量低成本应用对最低功耗、最低成本,以及最优性能水平的需求。与前几代产品相比,该系列总功耗降低了40%,静态功耗降低了30%。Cyclone V FPGA提供功耗最低的串行收发器,每通道在5 Gbps时功耗只有88-mW,处理性能高达4,000-MIPS,而功耗不到1.8W。此外,该系列集成了丰富的硬核知识产权模块,例如,支持400MHz DDR3和PCI Express Gen2硬核IP模块的多功能硬核存储器控制器等,帮助工程师降低系统成本和功耗,缩短设计时间,同时突出产品优势。(请观看“采用Cyclone V FPGA降低设计、制造和调试成本”网播,了解详细信息)。为保护宝贵的IP投入,该系列还提供最全面的设计保护功能,包括支持易失和非易失密钥的256位高级加密标准(AES)。 Altera产品市场总监Patrick Dorsey评论说:“全面完成Altera定制28-nm系列产品的发售后,我们的用户可以充分发挥业界最全系列产品的优势,满足其独特的性能、功耗和成本系统需求。提高集成度、增强性能、降低功耗等技术要求越来越高,而对产品快速面市的要求也越来越复杂,因此,Cyclone V系列是低成本、大批量市场最合适的解决方案。”

    时间:2012-03-29 关键词: Altera FPGA 新品发布 28nm 成本最 目前市

  • Altera和ARM发布FGPA自适应嵌入式软件工具包

      21ic讯 Altera公司和ARM 宣布,通过双方特有协议,两家公司联合开发了DS-5嵌入式软件开发工具包,实现了Altera SoC器件的FPGA自适应调试功能。Altera版ARM®开发Studio 5 (DS-5™)工具包经过设计,消除了集成双核CPU子系统与Altera SoC器件中FPGA架构的调试壁垒。ARM体系结构最先进的多核调试器与FPGA逻辑自适应能力相结合,这一新工具包通过标准DS-5用户接口,为嵌入式软件开发人员提供了前所未有的全芯片可视化和控制功能。这一新工具包含在Altera SoC嵌入式设计套装中,将于2013年上半年开始发售。 Altera SoC器件在一个器件中集成了双核ARM Cortex™-A9 处理器和FPGA逻辑,使用户能够在FPGA架构中实现用户定义的外设和硬件加速器,灵活的开发定制现场可编程SoC型号产品。Altera目前发售其Cyclone V SoC器件的初步样片。请参考今天宣布的新闻发布“Altera发售Cyclone V SoC FPGA” 。 Altera版ARM开发Studio 5 (DS-5)工具包能够动态适应SoC中客户独特的FPGA配置,跨CPU-FPGA边界无缝扩展嵌入式调试功能,统一了来自CPU和FPGA域以及标准DS-5用户接口的所有软件调试信息。这一工具包与DS-5调试器的高级多核调试功能相结合,并链接Quartus II SignalTap逻辑分析器实现交叉触发功能,前所未有的提高了调试可视化和控制功能,从而大幅度提高了效能。 ARM系统设计业务部执行副总裁John Cornish评论说:“革命性创新硅片器件需要相应的革命性创新软件工具。面向Altera 28 nm Cyclone V和Arria V SoC器件以及即将推出的Altera 20 nm SoC器件的这一创新工具包满足了这些需求。这一技术创新统一了CPU调试和FPGA调试,提高了用户的效能。Altera和ARM推出的这一高级工具技术具有优异的高效能特性,在Altera SoC开发套件和Altera SoC嵌入式设计套装中得到了充分体现。我们相信,这一组合将会使我们双方的客户受益匪浅。” 对于ARM体系结构,ARM DS-5工具包套装是市场上最先进的多核调试器。它支持对运行非对称多处理(AMP)和对称多处理(SMP)系统配置的系统进行调试。它通过JTAG和以太网调试接口,广泛应用于电路板开发、驱动开发、OS移植、裸金属和Linux应用开发,具有Linux和RTOS感知功能。 Altera公司产品和企业市场副总裁Vince Hu表示:“我们非常高兴与ARM合作创新。对于软件工程师而言,Altera版ARM DS-5工具包是功能非常强大的开发和调试工具,大幅度缩短了我们SoC器件的开发时间。” 关键特性和优点: Altera版ARM DS-5工具包具有以下特性: · 软件调试视图包括了开发人员在FPGA架构中编程的外设器件,提供了整个SoC硬核和软核外设寄存器存储器映射的无缝视图。 · DS-5调试器同时显示Cortex-A9处理器内核以及在FPGA架构中实现的CoreSight™兼容定制逻辑内核的调试/跟踪数据。 · Altera USB Blaster JTAG调试电缆支持DS-5调试器和其他Altera基于JTAG的工具,这些工具适用于Altera SoC器件。 · 支持FPGA架构中信号事件的非置入式采集和查看,这些事件与软件事件和处理器指令踪迹在时间上相关联。 · 支持CPU和FPGA逻辑域之间的高级信号级硬件交叉触发,实现了跨域硬件/软件协同调试。 · 包括DS-5流线性能分析器,使得来自SoC和FPGA的软件线程和事件信息与硬件计数器相关联,可发现系统级瓶颈并进行校正。 价格和供货信息 2012年12月13号在巴黎举行的ARM技术研讨会上将展示Altera SoC的Altera版ARM DS-5工具包。这一工具包将含在Altera SoC嵌入式设计订购版套装(Altera SoC EDS)中,价格是995美元。Altera SoC EDS将于2013年上半年开始发售。  

    时间:2012-12-10 关键词: Altera ARM fgpa 新品发布

  • Altera发售20 nm SoC

    Altera发售20 nm SoC

    21ic讯 Altera公司今天开始发售其第二代SoC系列,进一步巩固了在SoC FPGA产品上的领先地位。Arria® 10 SoC是业界唯一在20 nm FPGA架构上结合了ARM®处理器的可编程器件。与前一代SoC FPGA相比,Arria 10 SoC进行了全面的改进,支持实现性能更好、功耗更低、功能更丰富的嵌入式系统。Altera将在德国纽伦堡举行的嵌入式世界2015大会上展示其基于SoC的解决方案,包括业界唯一的20 nm SoC FPGA。 Altera的SoC产品市场资深总监Chris Balough评论说:“客户对28nm SoC系列显示了极大的兴趣,因此,Altera致力于实现SoC FPGA器件全面发展路线图,现在,我们的第二代20nm SoC FPGA兑现了这一承诺。我们非常高兴把第一批样片交付给早期客户,他们信赖Altera在这一新兴器件上的承诺,也相信我们在这方面的领先优势。” 已经认识到SoC FPGA价值所在的嵌入式开发人员会通过Altera进行移植,以增强他们的下一代系统。Arria 10 SoC与Altera以前的28 nm SoC产品系列完全软件兼容,几代产品之间实现了无缝软件移植。与前几代产品相比,Arria 10 SoC性能提高了50%,功耗降低了40%。Altera的SoC系列产品还包括了具有64位四核ARM Cortex-A53处理器的第三代14 nm Stratix® 10 SoC,满足了嵌入式开发人员对高性能和高功效的要求。 Altera SoC FPGA在硬件和软件上突出了单芯片产品的优势,支持实现更智能的嵌入式系统。ARM处理器与FPGA架构相结合,减小了功耗、成本和电路板面积,进一步增强了系统价值。Arria 10 SoC优化满足了下一代嵌入式应用的性能、功耗、安全和成本要求,包括无线基础设施、固网通信、计算机和存储,以及广播设备等。 供货信息 目前向部分早期试用客户发售Arria 10 SoC样片。关于交付时间和价格信息,请联系您当地的Altera销售代表。客户可以使用Quartus II软件和Altera SoC嵌入式设计套装,开始其Arria 10 SoC设计,这一套装包括了Altera版ARM Development Studio (DS-5™)工具包。

    时间:2015-02-27 关键词: Altera SoC 新品发布 20nm

  • Altera FPGA支持Avaya高效的实现低带宽视频会议

    Altera FPGA支持Avaya高效的实现低带宽视频会议

    Altera公司今天宣布,Avaya Scopia新视频会议系统采用了Altera功能强大的H.265视频编解码解决方案,在一片FPGA中能够处理全双工编码和解码,支持实现同类最佳的视频会议。Altera H.265新编解码器在一片低功耗芯片中为当今的1080p60分辨率提供多通道支持;器件还能够管理4K视频。3月11号,Avaya宣布其“Team Engagement”视频会议系列产品又增加了新成员——Avaya Scopia XT7100,使用了Altera的H.265解决方案。     Altera先进的技术结合高端FPGA硬件和IP (软件)实现了高性能H.265编解码器,满足了视频会议“繁重”的处理需求——对实时流进行编码,以超低视频延时实现了优异的图像质量。 Altera在硬件中实现了比特效率非常高的H.265算法,Avaya Scopia XT7100前所未有的提高了器件利用率,同时还实现了高质量视频。这一高度优化的实施方案为Avaya最新的室内视频系统提供了独具特色的高级解决方案。 Avaya视频产品管理资深总监Roberto Giamagli评论说:“视频业务的好处是无可争辩的,会议方能够深入参与,极大的提高了效能——特别是团队成员越来越多的时候。采用Altera的可编程逻辑器件,我们的旗舰Scopia室内系统实现了高质量视频,满足了性能和效率要求,降低了产品成本。我们的Scopia产品线具有高价值同类最佳的视频质量,支持高效的远距离面对面协作。” Altera工业,汽车和广播业务部副总裁Dan McNamara说:“Altera致力于为Avaya等客户的高标准应用提供成熟可靠的解决方案,他们的高密度HD产品要求超越标准,而且未来不会过时,Altera成熟的H.265算法在这一方面一直处于领先地位。而且,这一解决方案建立了面向Stratix® 10 FPGA的移植途径,使用了Intel 14 nm三栅极工艺,每瓦计算能力非常高。” Altera 在广播业务中 Altera FPGA支持广播设备供应商为超高清(UHD)、多平台内容交付、IP网络上的云计算和视频传送提供解决方案,帮助他们尽快将产品推向市场。Altera全面的货架产品标准IP套装在最新的硅片工艺节点上,结合业界在收发器、存储器、内核工艺技术和设计工具上的突破,非常灵活的适应快速变化的设计需求。

    时间:2015-03-17 关键词: Altera FPGA 视频会议 avaya 新品发布

  • Altera和Eutecus基于FPGA的单芯片解决方案 为智慧城市提供智能视觉“之眼”

    Altera和Eutecus基于FPGA的单芯片解决方案 为智慧城市提供智能视觉“之眼”

    21ic讯 Altera公司和战略IP合作伙伴Eutecus宣布提供ReCo-Pro多通道高清晰(HD)视频分析平台,该平台基于Eutecus的MVE™视频和融合分析技术,以及Altera的Cyclone® V SoC和Enpirion® PowerSoC器件。 ReCo平台是由Eutecus公司提供的产品,Sensity系统公司选择了它作为在高速光传感网络(LSN)中增加智能视觉处理功能的基础,美国几个大城市地区目前已经安装该网络。Sensity公司的开放、多服务NetSense平台支持工业照明使用方和运营商降低能源成本,同时为智慧城市应用提供高级网络服务,例如,环境和气象监视、停车管理、零售分析和增强公共安全等。 NetSense平台集成了在Altera FPGA中实现的Eutecus智能视频和传感分析功能后,扩展了应用能力,进一步提高了运营意识、效率和安全性。 Altera公司工业、汽车和广播业务部副总裁Dan McNamara评论说:“Eutecus公司充分发挥基于Cyclone V SoC的ReCo™-Pro平台的处理能力、灵活性和小型化特性,为智慧城市应用开发智能视频分析解决方案。我们的SoC结合了双核ARM®处理器和可编程硬件,为各种新出现的IoT应用提供低功耗平台,非常灵活,而且具有强大的处理能力。” Eutecus总裁兼CEO Csaba Rekeczky说:“Eutecus ReCo系列产品提供了可配置、可扩展,并支持远程更新的FPGA计算平台——是一双能够立刻看到并探测之眼,随时准备好进行未来更新和创新。在智慧城市应用中使用Eutecus的MVE视频和融合分析技术,具有提高运行效率和公共安全的优点,同时还能够保护个人隐私。” Eutecus现在可以提供解决方案 现在可以为客户提供Eutecus公司的ReCo系列视频和融合分析解决方案产品,实现双通道和四通道HD视频处理系统。Altera Cyclone IV FPGA支持的ReCo-Duo以及Altera Cyclone V SoC支持的ReCo-Pro平台均具有嵌入式MVE IP内核,这些平台包括了Altera的Enpirion电源解决方案。

    时间:2015-03-26 关键词: Altera FPGA 新品发布 eutecus

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