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  • TTPCom收购由Cadence研发的802.11知识产权

    TPCom今天宣布全面收购由Cadence Design Foundry (前身为Tality Corporation)研发的802.11无线区域性网络(Wireless LAN)知识产权技术。凭藉此项收购活动,TTPCom为矽晶片及终端制造商提供全面的802.11技术。     802.11是将互联网接入服务全面革新的新兴无线网络标准。全新设立的WiFi公共上网「热点」(Hot-Spots)除可支援办公室及住宅无线网络外,更让用户在机场及火车站等地点享受到高速无线互联网接入服务。     通过收购802.11 IP技术,TTPCom不仅巩固了无线区域性网络业务的发展基础,还可全面掌握多模式IP技术方案所带来的潜在商机;例如结合了802.11技术的GPRS、EDGE或3G平台,将可应用於笔记本电脑、个人电脑晶片组、高端手机及个人数码手帐等多元化的消费者及商业设备。TTPCom的先进技术能让用户借无线方式存取资料内容,打破时间限制,充分运用可用的带宽。      TTPCom现正组成负责研发及支援802.11技术的专业队伍。该新部门的业务经理John Haine补充说:「TTPCom现在已可设计符合WiFi及矽原料标准的产品,全面兼容802.11技术。TTPCom旗下的802.11产品系列将涵盖专为802.11a、802.11b及802.11g设计的先进低能量数据机。我们现正研制适用於以802.11e为基础的全新视像应用增强技术,并成功增强按802.11i草拟标准的安全性能。」

    时间:2004-12-15 关键词: 802.11 cadence ttpcom 收购

  • Cadence 推出射频设计方案

       Cadence Design Systems, Inc.和中芯国际,今天共同宣布将 Cadence 公司的射频设计方案 (Radio Frequency Design Methodology Kit) 推向中国射频电路设计市场,中芯国际将发展支持 Cadence 射频方案的工艺设计套件 (process-design kit) 并于2006年底前完成测试芯片。      客户将可于2006年底得到0.18微米的 CMOS 射频工艺设计套件 (process-design kit)。Cadence 和中芯国际将共同合作推出射频电路的培训课程,并向中国射频设计者们提供射频工艺设计套件 (process-design kit) 的适用性咨询。      随着此项合作,国内的无线芯片设计人员将可得到必要的工具,以达到确保符合设计意图的集成电路表现,可缩短并准确的预测设计周期。此外,两家公司将为客户提供适用性培训课程。      “无线工艺中有很多特殊技术。一个带有建议方案和工具的设计套件将使我们的客户受益。我们与 Cadence 在射频设计上的合作将帮助我们的国内客户设计与推出高质量的射频器件”,中芯国际设计服务部的副总 Paul Ouyang 说。“全定制的 Cadence 射频电路设计技术与射频设计方案与中芯国际 CMOS 射频制程工艺设计套件将是高质量和高生产力的组合,并帮助我们客户的设计得以成功。我们希望与 Cadence 保持密切合作,未来可为我们的客户提供0.13微米和90纳米 CMOS 射频制程的射频电路的解决方案。”      射频设计方案 (Radio Frequency Design Methodology Kit) 包括一个802.11 b/g WLAN 无线收发器参考设计,一整套子芯片级,芯片级和系统级的测试机台,仿真设置,测试计划及射频设计与分析方案的适应性训练。设计方案着重于组织管理严密的射频电路设计和整片确认,以及从事建模,电路仿真,设计,寄生参数提取,再度仿真,与电感综合。同时着重于为集成电路环境的设计人员在系统,系统水平建模与测试机台的衡量的集成电路检测中提供帮助。“我们很高兴与中芯国际在帮助中国射频设计市场客户来改进其射频器件的质量与生产力上的合作。” Cadence 的资深产业联盟副总 Jan Willis 如是说,“我们希望在2007年能给中国客户在培训课程和射频适应性训练中提供服务”。 

    时间:2006-11-13 关键词: cadence 方案 射频设计

  • Cadence宣布收购Tensilica

     Cadence Design Systems, Inc.日前宣布,其已就以约3亿8千万美元的现金收购在数据平面处理IP领域的领导者Tensilica, Inc.达成了一项最终协议。截至2012年12月31日,Tensilica拥有约3千万美元的现金。 在移动无线、网络基础设施、汽车信息娱乐和家庭应用等各方面,Tensilica提供了针对优化嵌入式数据和信号处理的可配置数据平面处理单元。这些技术将进一步扩展Cadence的IP产品组合。 “有了Tensilica的IP组合,我们将能够为设计师提供更完整的SoC解决方案,并让他们能在更短的时间开发出创新和差异化的产品,同时缩短上市的时间。”Cadence总裁兼首席执行官陈立武表示,“我们期待着与Tensilica敬业的员工一起,为我们的客户带来更多价值。” Tensilica总裁兼首席执行官Jack Guedj说:“加入Cadence将为我们提供一个更为广阔的平台,以加快产品发展战略和客户的参与。我们将有能力加快IP子系统的开发和集成,同时为我们的客户提供更广泛的支持网络。” Tensilica的定制DPU让传统的客户硬件设计更有效率,提供上市时间和可编程性优势,而且可以进行优化,以达到最低的功耗、最快的性能和最小的面积。Tensilica的IP所提供的应用优化的子系统可与业界标准CPU架构配套并协同工作。 “Cadence收购Tensilica对整个行业来说将是一个积极举措。”ARM Holdings plc.总裁Simon Segars表示,“我们期待着扩大我们与Cadence的现有合作,使我们的客户能够为市场带来更好的产品。” 对于该项交易的融资,Cadence计划动用现有的现金和循环信贷额度。受惯例成交条件限制,包括监管部门的审核,该交易预计将在2013财年的第二季度完成交割。因受并购记账规定影响,Cadence预计该交易将略减损其在2013财年非GAAP每股收益,并增加其在2014财年非GAAP每股收益。该交易对GAAP每股收益的影响,将在完成价值评估和收购会计程序之后公布。

    时间:2013-03-13 关键词: cadence 收购 tensilica

  • Cadence Voltus-Fi:晶体管级EMIR分析技术

    Cadence Voltus-Fi:晶体管级EMIR分析技术

    提到 Cadence,出现在我们脑海中的第一个词应该就是“创新”了,Cadence 是一家全球电子设计创新领先公司,那么今天我们就一起了解一下 Cadence 最新发布的 Voltus-Fi 定制型电源完整性解决方案。 8月5日,Cadence 2014年使用者大会在上海举办,会议集聚了 Cadence 的技术用户、开发者、业界专家与行业媒体700多人,Cadence 工具的开发专家和使用者们面对面分享重要设计与验证问题的解决经验,探讨高级晶片、SoC和系统的技术潮流趋势。当天下午,Cadence设计系统公司举办了 Voltus-Fi 新品发布会,隆重推出Cadence Voltus-Fi 定制型电源完整性解决方案,具备晶体管级的电迁移和电流电阻压降分析技术。发布会上,Cadence公司的芯片签收与验证部门产品营销总监Jerry Zhao向21ic等电子媒体详细介绍了Voltus-Fi 。 Jerry Zhao 讲到:“电源签收面临一些大的挑战,如意外或设备造成的功能失效, IR压降的有效电压等级和金属导线电迁移造成的长期可靠性问题,而 Voltus-Fi 具备晶体管级的电迁移和电流电阻压降分析技术(EMIR)可以很好地解决这些问题。” Voltus-Fi 功能: ·模拟或定制模块层功耗计算 ·晶体管级EMIR电源完整性分析 ·物理层实现优化 ·降低EMIR对设计收敛的影响 Voltus-Fi 定制型电源完整性解决方案通过一些核心功能可以缩短关键的电源签收环节和分析阶段,包括: ·Cadence获专利的基于电压的迭代方法,需要占用的内存较少,运行速度相比于目前行业传统的基于电流的迭代方法大大提升。 ·完全集成于Cadence Virtuoso® 平台,提供统一的设计流程,提升了设计人员在模拟和定制模块进行EMIR签收的工作效率。 ·利用了Cadence Quantus™ QRC寄生参数提取方案中的晶体管级寄生参数提取功能、Cadence Spectre® APS和Spectre® XPS的晶体管级仿真功能、以及最后在真实版图上可快速分析、调试排除故障和优化的EMIR结果可视化功能. ·Voltus-Fi定制化电源完整性解决方案和Voltus IC电源完整性解决方案整合后,为模拟和混合信号设计提供先进的晶体管级和模块级混合电源签收解决方案提供了无缝衔接流程。 Voltus-Fi获得晶圆厂在电源签收中SPICE级精度的认证,从而创建了设计收敛的最快路径。新的解决方案采用Cadence Spectre® APS(Accelerated Parallel Simulator)进行签收级别的SPICE仿真,提供业界一流的晶体管级精度,以满足在先进制程上复杂的生产工艺要求,它补充了Cadence Voltus IC电源完整性解决方案中全芯片、模块级电源签收工具,完善了公司电源签收的技术方案。 Cadence 是一家传统的美国公司,而Voltus-Fi 之所以选择在中国首发,Cadence中国区销售副总裁兼中国区总经理刘国军先生解释到:“中国近几年集成电路市场发展迅速,对于Cadence来说,中国市场也成为Cadence非常重要的一个市场,这是今天Voltus-Fi在中国首发的一个原因,当然还有另一个就是Cadence 2014年使用者大会正好在上海举办。”对于大家比较关心的Voltus IC的市场情况,Jerry Zhao表示:“Voltus IC的市场情况非常好,很多公司都已经使用Voltus-Fi,还有很多公司正在进行使用前的验证。” 当今芯片研发,功耗、精度以及研发速度的重要性日益凸显,Cadence Voltus-Fi在保证高精确度和高可靠性的同时能缩短设计收敛所需时间,推进产品研发进度,加快产品上市。“对于我们的iCE40和ECP5 FPGA系列用户来说,实现最低的功耗势在必行,Voltus-Fi定制电源完整性解决方案可确保我们实现极高要求的晶体管级精确结果,同时还可最大限度地降低功耗。”这是Lattice 半导体公司研发副总裁对Voltus-Fi的评价。

    时间:2014-08-14 关键词: cadence 技术专访 emir

  • 台积电TSMC扩大与Cadence在Virtuoso定制设计平台的合作

    为专注于解决先进节点设计的日益复杂性,Cadence设计系统公司日前宣布,台积电已与Cadence在Virtuoso定制和模拟设计平台扩大合作以设计和验证其尖端IP。此外,台积电还将扩展其纯正以本质为基于SKILL语言的的工艺流程设计套件(PDKs)产品至16纳米,创建并交付全面合格并高品质的本质为基于SKILL语言的的PDKs,可实现Virtuoso平台所有的顶尖功能。为充分发挥最大性能和高品质成果,新PDKs可驱动Virtuoso 12.1平台中的尖端特性,例如自动对齐、在邻接过程中自动处理复杂的规则、链接器件、支持色彩感知版图设计和先进布线。 “我们将继续加大投资升级Virtuoso平台以解决与日俱增的设计挑战。我们与台积电和客户紧密协作以加强和实现高级节点和主流设计的要求,”Cadence硅实现集团研发高级副总栽徐季平博士表示。“本质为基于SKILL语言的为基础的PDKs就是驱动Virtuoso方法发挥完全潜力的关键。” “我们与Cadence在Virtuoso平台有着长期的合作,”台积电设计基础架构市场部高级总监Suk Lee表示。“本质为基于SKILL语言的PDK开发延伸至16纳米使我们能够满足客户在先进技术定制设计方面的需求。”

    时间:2013-07-10 关键词: cadence tsmc 定制 virtuoso

  • Cadence将在北京和上海举办CDNLive 2013用户大会

    Cadence设计系统公司将分别于9月10日、12日在北京金隅喜来登酒店和上海浦东嘉里大酒店举办“CDNLive用户大会”。此会议集聚中国产业链高阶主管、Cadence的技术使用者、开发者与业界专家,分享重要设计与验证问题的解决经验,并为实现高阶芯片、SoC和系统、IP及工具的新技术发现新技术。 今年适逢Cadence创立届满25周年,Cadence总裁兼首席执行官陈立武先生将做主题演讲,探讨Cadence最新技术的进展,通过创新协助客户不断创高峰。此外,Cadence将邀请业界全球电子产业深具影响力的领导厂商进行专题演讲,包括台积电、中芯国际及联发科技。 除了上午的专题演讲之外,大会还计划在下午安排五个主题的30多场分组演讲,内容涵盖从设计和智财建立到整合、验证等各个层面,除了Cadence及其生态系统伙伴们的专业分享外,由于Cadence已成功帮助许多合作伙伴进行产品开发,CDNLive大会还将精选出各类使用者授权的技术论文进行分享,展示Cadence与生态系统合作伙伴的最新成果,与会者将能与业界伙伴进行交流与商机探讨。 无论您从事哪个设计领域,本次活动都将是一个绝佳的交流机会,分享重要的设计与验证问题的解决经验,并发现矽实现、SoC和系统的新技术。诚邀您参与此盛会!

    时间:2013-08-30 关键词: cadence 2013 cdnlive

  • 中芯国际采用Cadence数字流程 新增高级功能,以节省面积、降低功耗和提高性能

    21ic讯  Cadence设计系统公司与中芯国际集成电路制造有限公司,中国内地规模最大、技术最先进的集成电路晶圆代工企业,今日共同宣布中芯国际已采用Cadence® 数字工具流程,应用于其新款SMIC Reference Flow 5.1,一款为低功耗设计的完整的RTL-GDSII 数字流程。Cadence流程结合了先进功能,以帮助客户为40纳米芯片设计提高功率、性能和面积。流程中使用的Cadence工具有:RTL Compiler、Encounter® Digital Implementation System、Encounter Conformal® Low Power、Cadence QRC Extraction、TempusTM Timing Signoff Solution、Encounter Power System、Physical Verification System和Cadence CMP Predictor。 SMIC新款Reference Flow 5.1支持Cadence时钟同步优化技术(CCOpt),这是Cadence Encounter®数字实现系统的关键特征。其认证过程显示:与传统的时钟树综合方案相比,CCOpt能够在SMIC 40纳米流程上降低14%的功耗、节省11%的面积、提高4%的性能。 Ÿ Cadence的层次化低功耗数字流程,结合了最新版本的流行功率格式CPF2.0。 Ÿ Cadence的物理验证系统(PVS),包括中芯国际的首个使用Cadence PVS的在线40纳米DRC/LVS 验证规则文件,以及SMIC首个40纳米的Dummy Fill规则文件。 Ÿ GigaOpt技术,进行了RTL-to-GDSII的核心优化。 “我们与Cadence紧密合作以确保我们双方的客户都能充满信心地使用最新的Cadence数字工具,从而推进中芯国际40纳米制程芯片的制造。”中芯国际设计服务中心资深副总裁汤天申表示:“该新参考流程为我们的客户提供了先进的工艺,提高了诸如功率、性能和面积等关键指标。” “中芯国际的Reference Flow 5.1为我们的客户提供了一个如何在最大限度提升芯片质量的同时,有效地从设计过渡到生产的清晰指南。”Cadence战略总监兼数字和签收集团高级副总裁徐季平博士表示:“由于芯片设计固有的复杂性仍在发展,Cadence将继续与中芯国际加强合作,为客户提供强大的自动化工具,助其取得商业成功。”

    时间:2013-09-04 关键词: cadence 中芯国际 低功耗 数字流程

  • Renesas 获得{0>Renesas Licenses Cadence’s Tensilica ConnX D2DSP for Next-GenerationIoTChip<}0{>Cadence

    21ic讯 Cadence设计系统公司日前宣布,Renesas Electronics Corporation已获得Tensilica ConnX D2 DSP(数字信号处理器)的授权,用于设计面向物联网 (IoT) 应用领域的下一代芯片。ConnX D2 DSP 搭配针对物联网有线和无线调制解调器标准定制的加速引擎,能够满足 Renesas 新型芯片的低功耗、小尺寸和高性能的要求,并且为有额外的性能空间应对未来标准的变化。 与标准ConnX D2 相比,加速引擎可以将性能功耗比提高十倍。 Cadence IP Group 基带 IP 部门总监 Eric Dewannain 说:“Renesas 在这一设计上选择我们的 ConnX D2 证明了 Renesas 对 Tensilica 内核和设计支持团队的高满意度。 在分别获得HiFi 音频 DSP 和 ConnX BBE16基带DSP授权用于移动无线、汽车和数字广播接收器之后,我们的目标是帮助 Renesas 成功构建其未来的 IoT 产品。” ConnX D2 是一款非常高效的双MAC(乘累加器)16 位定点 DSP,通过配置特定的加速引擎,可对关键的通信运算模块实现特定算法优化,例如维特比(卷积)解码或RS编解码。ConnX D2 DSP 引擎适合多种广泛的应用,包括物联网调制解调器、混合信号以及其他互联网和信号处理连接应用。它完全可采用 C 语言编程,无需像其他 DSP 一样使用汇编编程。

    时间:2013-09-06 关键词: cadence tensilica renesas connx

  • Renesas 获得Cadence Tensilica ConnX D2 DSP授权

    21ic讯 Cadence设计系统公司日前宣布,Renesas Electronics Corporation已获得Tensilica ConnX D2 DSP(数字信号处理器)的授权,用于设计面向物联网 (IoT) 应用领域的下一代芯片。ConnX D2 DSP 搭配针对物联网有线和无线调制解调器标准定制的加速引擎,能够满足 Renesas 新型芯片的低功耗、小尺寸和高性能的要求,并且为有额外的性能空间应对未来标准的变化。 与标准ConnX D2 相比,加速引擎可以将性能功耗比提高十倍。 Cadence IP Group 基带 IP 部门总监 Eric Dewannain 说:“Renesas 在这一设计上选择我们的 ConnX D2 证明了 Renesas 对 Tensilica 内核和设计支持团队的高满意度。 在分别获得HiFi 音频 DSP 和 ConnX BBE16基带DSP授权用于移动无线、汽车和数字广播接收器之后,我们的目标是帮助 Renesas 成功构建其未来的 IoT 产品。” ConnX D2 是一款非常高效的双MAC(乘累加器)16 位定点 DSP,通过配置特定的加速引擎,可对关键的通信运算模块实现特定算法优化,例如维特比(卷积)解码或RS编解码。ConnX D2 DSP 引擎适合多种广泛的应用,包括物联网调制解调器、混合信号以及其他互联网和信号处理连接应用。它完全可采用 C 语言编程,无需像其他 DSP 一样使用汇编编程。

    时间:2013-09-06 关键词: cadence tensilica renesas connx

  • 如何在资源有限的边缘端实现高效AI? Cadence发布DNA 100和HiFi 5两款全新DSP IP

    如何在资源有限的边缘端实现高效AI? Cadence发布DNA 100和HiFi 5两款全新DSP IP

    想要实现更有效率的人工智能体验,很多工作都需要在设备端直接完成。在视觉识别和语音助手这两大热门应用中,常常都会见到DSP的身影;而Cadece的Tensilica系列DSP产品,一直受到华为等诸多厂商的喜爱。近日,Cadence在北京召开了发布会,发布了全新的DNA100和HiFi5的产品。作为Vision系列和HiFi系列的最新产品,有何高明之处?Cadence公司IP事业部Tensilica资深产品总监Lazaar Louis先生和IP事业部Tensilica技术营销总监Yipeng Liu进行了详细的讲解。 DNA100: 通过稀疏计算引擎实现高效人工智能结构 Cadence最新发布的DNA 100是其首款神经网络加速器IP,作为端侧的运算单元,功耗仍然是客户非常敏感的指标;从0.5到数百TMAC均可实现高性能和高能效。换言之,不论是电池驱动的小型IoT设备,还是譬如手机等多核处理器中,DNA 100均可发挥巨大作用。 相较其它采用相似阵列尺寸大小的乘法累加运输商解决方案,DNA 100的性能提升高达4.7倍,每瓦性能提高2.3倍。据悉,这种性能提升和功耗的降低得益于其采用了稀疏计算引擎。“神经网络的特征在于权重和激活函数的固有稀疏度,加载和乘以零会早晨其它处理器不必要的MAC消耗。DNA 100移除了这两项任务,利用稀疏度提高能效并降低计算量。神经网络再训练有助于提高网络的稀疏度,并通过DNA 100处理器的稀疏计算引擎实现最高性能。DNA 100处理器能够利用更小的阵列实现最大吞吐量。作为例证,4K MAC配置环境下,ResNet 50推理性能预计能实现每秒高达2550帧(fps)和3.4TMAC / W(在16 nm工艺)。” 稀疏计算引擎专门处理卷积阶段以及完全连接的分类层的任务。 单个稀疏计算引擎可以在256,512或1024 MAC中扩展,之后IP通过添加更多引擎进行扩展,上图中可见最多可以达到4个引擎。 这意味着最大配置的单个DNA 100硬件块最多包含4096个MAC。 带宽是限制NN硬件效率的一个关键瓶颈,因此压缩带宽是实现最佳性能必备条件。就原始带宽而言,DNA 100提供了从1到4 AXI 128或256位接口,这意味着在最宽的配置中,最高可达1024位总线宽度。 Cadence仍然提供DNA 100和Vision Q6产品的耦合使用方案,可以在执行某些特定NN运算时实现更高效率。这种方案相较之前的P6+C5的方案有了很大提升,客户也可以进行深度的定制。 在软件方面,Cadence提供完整的软件堆栈和神经网络编译器,以方便客户充分利用硬件,包括网络分析仪和优化器以及所需的设备驱动程序。Cadence最近还宣布将支持Facebook的Glow编译器——一种跨硬件平台的机器学习编译器。 HiFi5:实现设备端语音UI 随着家庭数字语音助手的兴起,HiFi 4得到了大量的应用,而数字语音助手的下一个升级体验是实现更好的语音UI,这需要更好的原场处理算法和基于NN的语音识别,HiFi5将帮助客户实现这一设计。重点仍然是,能在端侧完成的 ,要实现快速反馈,这样才能带来更好的用户体验。 高性能的DSP核是语音UI实现的关键器件,另外,还需要耕地精度的NN内存权重,以减少内存大小和带宽需求;这两个指标在端侧同样是非常敏感的资源,如此这般才能构建节能高效的边缘语音交互设备。 HiFi 5可根据其可使用的执行单元和内存控制器进行配置。 为了支持波束成形等任务,DSP管道能够使用浮点数。而在DNN的工作任务中,DSP的管道可以由浮点单元转为专注于低分辨率定点运算,降低到多个8x8并行乘法;或者可以在没有用于传统音频处理的DNN聚焦模式的情况下部署DSP。同样的,因为采用了其专有的稀疏计算引擎,因此可以减少零权重操作以及压缩带宽,从而实现更高效能。此特性已经在DNA 100的介绍中提及,此处不再赘述。 作为HiFi 4的升级产品,HiFi 5的预处理和后处理的MAC性能提高2倍;神经网络处理MAC性能提高4倍;而且提供专门优化的函数库,可以与主流机器学习框架集成;兼容HiFi产品线300多个语音增强软件包。 据悉,首批客户之一是Ambiq Micro,想必大家并不陌生,这是一家专门构建电池驱动音频控制器的厂商。   未来端侧的高性能推理的工作将越来越多,比如汽车的自动驾驶、语音UI、物联网边缘的AI处理以及手机AI强化。如何在有限的资源条件下,实现实时高效的AI处理,这是端侧需要解决的问题。而这一问题的解决,Cadence的DNA 100和HiFi 5无疑都是最佳助手。

    时间:2018-12-03 关键词: cadence DSP AI 技术专访 边缘端

  • Cadence数字与定制/模拟工具通过台积电16FF+制程的认证

    双方在10纳米FinFET工艺上的合作可使客户即刻启动设计 Cadence设计系统公司今日宣布,其数字和定制/模拟分析工具已通过台积电公司16FF+制程的V0.9设计参考手册(Design Rule Manual,DRM) 与SPICE认证,相比于原16纳米FinFET制程,可以使系统和芯片公司通过此新工艺在同等功耗下获得15%的速度提升、或者在同等速度下省电30%。目前16FF+ V1.0认证正在进行中,计划于2014年11月实现。Cadence也和台积电合作实施了16FF+ 制程定制设计参考流程的多处改进。此外,Cadence也在与TSMC台积电合作10纳米FinFET制程,Cadence的技术已经为支持早期投入10纳米的定制设计做好准备。 Cadence定制/模拟和数字设计实现和签收工具已获得台积电验证,客户通过高性能的参考设计流程能实现最快速的设计收敛。通过16FF+认证的Cadence工具包括:Encounter® 数字设计实现系统(Digital Implementation System)、Tempus™ 时序Signoff解决方案、Voltus™ IC电源完整性解决方案、Quantus™寄生参数提取解决方案 (Quantus™ QRC Extraction Solution)、Virtuoso® 定制设计平台、Spectre®仿真平台、物理验证系统、Litho 物理分析仪和CMP 预报器。 CDRF的优化内容包括一个整合进Virtuoso 模拟设计环境GXL的台积电专用应用程序编程接口(API),能加快统计仿真流程,一种利用模块生成器(ModGen)技术的新的设计方法学,用来设计FinFET器件阵列,以避免密度梯度的影响,同时更引入电气预知设计(EAD)平台在设计实现过程中实时地提取和分析寄生效应和电迁移(EM)错误。流程中使用到的Cadence工具包括Virtuoso定制设计平台、集成的在线物理验证系统、物理验证签收系统、Quantus寄生参数提取方案、Spectre仿真平台、Voltus-Fi定制电源完整性解决方案和Litho电子分析工具。 Cadence在今天也宣布了针对台积电16纳米FinFET+的一系列IP。 台积电设计基础架构市场部高级总监李硕表示:“我们和Cadence密切合作认证工具,让客户受益于台积电16纳米FinFET+制程的高性能和低功耗。我们的设计工具和制造工艺都经过了测试,以确保他们能无缝的协同工作,让客户能够实现减少迭代和提升可预测性。除此之外,我们还在积极地和Cadence合作10纳米FinFET制程,我们双方的联合流程已经为早期的定制设计做好了准备。” Cadence资深副总裁兼首席策略官徐季平博士表示:“创新是我们公司秉承的核心精神,也是我们持续投资与合作伙伴台积电共同开发16纳米和10纳米FinFET技术的主要原因,台积电和Cadence紧密合作力求突破,让我们的客户始终站在芯片技术的最前沿。全球最新移动设备的供应商早已受益于16纳米FinFET+设计流程,进而准备采用10纳米FinFET技术,以克服设计的复杂度、加快上市时间。”

    时间:2014-10-08 关键词: cadence 台积电

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